[发明专利]利用多级数字式延迟线技术的减小抖动锁相环

权利要求书

1.一种用于从遭受抖动的至少一个输入信号恢复稳定的时钟信号的数字式锁相环，包括：

接收所述至少一个输入信号的数字式输入电路；

用于以希望的频率产生一个输出信号和一个代表所述输出信号中的时间误差的控制信号的数控振荡器；

用于向所述数控振荡器提供时钟信号的稳定的本机振荡器；

多个抽头延迟线装置，所述抽头延迟线装置包括多个延迟装置，所述多个抽头延迟线装置的延迟总和小于所述数控振荡器的一个时钟周期；所述多个抽头延迟线装置包括一个用于接收所述数控振荡器的输出信号的粗抽头延迟线；和一个用于接收所述粗抽头延迟线的输出信号的细抽头延迟线，所述细抽头延迟线包括多个与所述粗抽头延迟线之一成正比的延迟装置；

用于接收来自所述输入电路的所述至少一个输入信号和来自所述多个抽头延迟线装置的所述输出信号，以产生控制所述数控振荡器的数字输入信号的数字式相位比较器；和

其中所述数控振荡器是一种当达到溢出条件时产生所述输出信号，在刚一达到所述溢出条件，余项就产生所述控制信号的加法类型比率乘法器。

2.根据权利要求1所述的数字式锁相环，其中每个所述抽头延迟线装置包括一对抽头延迟线，以允许以两倍于数控振荡器的输出频率的输出频率产生一种频率。

3.根据权利要求1所述的数字式锁相环，其中所述振荡器是根据一种混合编码方案编码的。

4.根据权利要求1所述的数字式锁相环，其中数字式输入是二进制编码的。

5.根据权利要求1所述的数字式锁相环，其中所述输入数字电路和所述相位比较器被从所述锁相环再生的信号同步。

6.一种用于从遭受抖动的至少一个输入信号恢复稳定的时钟信号的数字式锁相环，包括：

接收所述至少一个输入信号的数字式输入电路；

用于以希望的频率产生一个输出信号和一个代表所述输出信号中时间误差的控制信号的数控振荡器；

用于向所述数控振荡器提供时钟信号的稳定的本机振荡器；

多个抽头延迟线，每个所述抽头延迟线包括多个延迟装置，所述多个抽头延迟线的延迟总和小于所述数控振荡器的一个时钟周期，所述多个抽头延迟线包括一个用于接收所述数控振荡器的输出信号的第一粗抽头延迟线，和一个用于接收所述第一粗抽头延迟线的输出信号的第二细抽头延迟线，所述第二细抽头延迟线包括多个与所述第一粗抽头延迟线之一成正比的延迟装置；

用于接收来自所述输入电路的所述至少一个输入信号和来自所述多个抽头延迟线的所述输出信号，以产生控制所述数控振荡器的数字输入信号的数字式相位比较器；和

其中所述数字式输入电路具有：两个用于分别接收第一和第二输入信号的输入端，所述输入信号中的任意一个可以用作所述数控振荡器的参考信号，用于连续地监视所述第一和第二输入信号之间的相移的装置，和用于在从一个输入信号转换到另一个时，从所述另一个输入信号产生一个虚拟参考信号，其相位实际上移动了等于所述第一和第二输入信号之间的所述相移的量，以便使输入信号之间转换的相位阶跃最小的装置。

7.根据权利要求6所述的数字式锁相环，进一步包括一个用于连续地监视和控制锁相环的状态的状态机。

8.根据权利要求6所述的数字式锁相环，其中所述数控振荡器以与数控振荡器的输出频率成比例的频率产生信号。

9.根据权利要求6所述的锁相环，进一步包括一个具有多个粗延迟线和一个延时倒相器的环形振荡器。