[发明专利]带指令缓冲的总线接口装置及其访问外部存储器的方法

说明书

本发明涉及处理器接口访问控制技术，具体涉及一种带指令缓冲功能的总线接口装置及其外部访问方法，尤其涉及通讯领域的基于ARM 7 TDMI核与AHB总线接口装置以及通过该接口装置访问外部存储器的方法。

ARM公司(Advanced RISC Machines Ltd)设计的ARM 7 TDMI核(以下简称“核”)以及由其提出的AHB(Advanced High-performanceBus的缩写，指先进的高性能总线)高速片内总线规范已经在当前众多嵌入式微处理器系统中使用。在此类系统中，核将通过AHB总线访问存储器系统以及各种外围设备。由于核的外部存储器访问信号和时序与AHB总线规范有所不同，所以需要设计特殊的ARM 7 TDMI(指由ARM公司提供的32位嵌入式RISC微处理器)核的AHB总线接口。核的外部存储器接口具有32位地址线、32位数据线和若干控制信号。核提出的访问指令和访问数据操作都通过该接口完成。在指令序列不发生转移的情况下，连续的取指操作往往会被长时间内部操作指令(例如乘法指令)和数据访问指令所打断。另外，由于微处理器上运行程序均具有的局部性原理，访问指令和访问数据具有不同的特点：访问指令的存储器访问地址具有很好的连续性，但是访问数据存储器访问地址则表现出很强的随机性。

在一般的微处理器系统中，大多采用动态存储器器件作为外部存储器。这类存储器的一个重要特点就是启动一次存储器访问需要很长的时间(典型的时间是60～80ns)，但是一旦启动后对连续后续地址访问的存储器请求(即突发方式)却能很快地完成(典型的时间是10ns)。所以，尽量采用突发方式访问动态存储器器件成为提高外部存储器系统带宽的重要技术。

在已有的ARM 7 TDMI的AHB总线接口设计中(例如ARM公司在EASY AHB系统中所设计的Wrapper部件)，都是直接将ARM 7 TDMI提出的存储器访问请求信号转化为AHB总线上的传输命令，而没有充分考虑指令访问和数据访问的不同特点。虽然程序的运行中指令序列并没有发生转移，但是由于插入了访问数据操作或长时间的指令执行操作，使得连续的访问指令操作变得不再连续。被打断后访问指令操作的地址虽然和前次指令访问的地址保持连续，但是仍然需要花费大量的时间以重新启动外部的动态存储器器件，这样无疑会延长核等待访问指令操作的时间。由于高速微处理器系统的主频可能会超过100MHZ，这个问题就显得尤其严重。

本发明的目的是提供一种带指令缓冲的总线接口装置以及通过该装置进行外部存储器访问的方法，可以应用于ARM 7 TDMI核与AHB总线的访问接口，通过充分考虑访问指令操作和访问数据操作的不同特点，可以克服了现有技术中连续访问指令被打断的缺点，解决现有技术中存在的ARM 7 TDMI核取指访问外部存储器效率不高问题。

本发明的目的是这样实现的，构造一种带缓冲功能的总线接口装置，包括设有空闲、取指和数据访问三种状态的AHB总线接口，与所述AHB总线接口连接的多路控制器，分别与所述多路控制器连接的指令缓冲单元、数据缓冲单元以及整合单元，所述整合单元包括一个有限状态自动机，用于和所述多路控制器配合，控制所述AHB总线在所述指令缓冲单元和所述数据缓冲单元之间进行切换以确保在任何时候只有其中一个缓冲单元在工作。

在按照本发明提供的装置中，所述整合单元中的有限状态自动机与所述多路控制器配合实现以下状态迁移：

在空闲状态收到取指请求后，进入指令缓冲请求状态；

在指令缓冲请求状态下，指令缓冲进行取指操作，同时禁止数据缓冲的运作，在进行取指操作的同时，如果检测到数据缓冲有操作请求，则进入指令缓冲请求保持状态；

在指令缓冲请求保持状态，数据缓冲的请求将保持直到指令缓冲操作结束为止，一旦指令缓冲操作结束，立即进入数据缓冲请求状态；

在数据缓冲请求状态，进行数据缓冲的读数或写数操作，同时禁止指令缓冲运作，在进行数据读写操作的同时，如果检测到指令缓冲有操作请求，状态机将进入数据缓冲请求保持状态；

在数据缓冲请求保持状态下，指令缓冲的请求将保持直到数据缓冲操作结束为止，一旦数据缓冲操作结束，立即进入指令缓冲请求状态；

如此循环，在没有请求后，系统自动返回初始状态。