[发明专利]高速处理器系统和使用该系统的方法

说明书

技术领域

本发明涉及层次式配置的并行计算机系统，特别涉及能执行高速 并行处理而无需修改已有编程风格的高速处理器系统，涉及使用高速 处理器系统的方法和一种记录介质。

背景技术

具有一个CPU和一个带高速缓冲存储器的低速大容量DRAM的高速 处理器系统作为一个用于高速处理大规模数据的系统是众所周知的。 如图1所示，这样的已知高速处理器系统有包括一个一级高速缓冲存 储器的CPU 1，和通过共同的总线连接到CPU 1的多个平行的DRAM 2， 每一个DRAM 2配置有二级高速缓冲存储器3，二级高速缓冲存储器3 用于使DRAM 2能以接近CPU 1的处理速度的速度处理。

在图1所示电路的操作中，根据CPU 1给出的一个指令读出多个 DRAM 2中一个的内容，并且也根据来自CPU 1的一个指令把信息写到 DRAM 2里。如果读指令命中，也就是如果高速缓冲存储器3保存有要 从DRAM 2读出的希望的内容，则CPU 10可以通过访问二级高速缓冲 存储器3来执行高速数据处理。但是，在没有命中的情况下，也就是， 当高速缓冲存储器3中不存在希望的内容时，那么需要高速缓冲存储 器3从DRAM 2读出目标内容。

具有处理器、DRAM和高速缓冲存储器的高速处理器系统的所述基 本配置在当前占主导地位，因为它有利地允许使用一般编程风格用于 控制。

这一高速处理器系统采用高速缓冲存储器的层次式排列，但是， 它不能执行并行处理，因为它采用唯一的CPU 1。另外，一般的编程风 格内在上不是打算用于并行处理的，而且不能容易地用于运行并行处 理系统，除非它被修改，这样妨碍了实际的使用。

发明公开

在这些情况下，本发明的目的是提供一种新的高速处理器系统， 一种使用该高速处理器系统的方法，和一种用于记录计算机可读和计 算机可执行程序的记录介质。

考虑到前述情况，本发明的一个目的是提供一个高速处理器系 统，该系统能实现并行处理而无需对常规编程风格进行任何改变或修 改，提供一种产生这种高速处理器系统的方法和一种记录计算机可读 和计算机可执行程序的记录介质。

根据本发明，提供了一种高速处理器系统，包含：具有一个一级 高速缓冲存储器的CPU；设置在比CPU低一个层次的二级高速缓冲存 储器，该二级高速缓冲存储器具有一个第一MPU；连接到二级高速缓 冲存储器并彼此并行设置的多个主存储器，每一主存储器具有配有一 个第二MPU的第三高速缓冲存储器；其中第一MPU和第二MPU的每一 个都有高速缓冲存储的逻辑功能和处理器功能，因此允许分布的并行 处理。

在本发明的高速处理器系统中，第三高速缓冲存储器可以有比二 级高速缓冲存储器更大的线长度，二级高速缓冲存储器具有比一级高 速缓冲存储器更大的线长度。

二级高速缓冲存储器由CPU作为二级高速缓冲存储器访问，和由 第一MPU作为一级高速缓冲存储器访问。

第三高速缓冲存储器由CPU作为第三高速缓冲存储器访问，由第 一MPU作为二级高速缓冲存储器访问，和由第二MPU作为一级高速缓 冲存储器访问。

由第一MPU和第二MPU执行的每一数据处理按照一个预取指令携 带的控制协议或CPU给出的一个智能预取指令来执行。同时，第一 MPU和第二MPU中的每一个根据数据传送长度和数据传送频率有选择 地执行数据处理，

例如，第一MPU主要通过使用存储在多个主存储器中的数据和程 序来执行全局传输处理或低计算级和高传输速率处理。第二MPU主要 通过使用存储在相关的单个主存储器中的数据和程序来执行本地对 象处理。

高速处理器系统可以以单个芯片作为ASIC-DRAM来实现。

本发明还提供使用高速处理器系统的方法，该系统包括具有一级 高速缓冲存储器的CPU；设置在比CPU低一个层次级的二级高速缓冲 存储器，该二级高速缓冲存储器具有一个第一MPU；连接到二级高速 缓冲存储器并彼此并行设置的多个主存储器，每一主存储器具有配有 第二MPU的第三高速缓冲存储器；所述方法包括：使CPU主要执行高 级运算处理；使第一MPU主要执行全局传输处理和低级计算和高速率 传输处理；使第二MPU中的一个通过使用存储在与该第二MPU相关的 主存储器中的数据和程序主要执行本地对象处理，从而执行分布并行 处理。