[发明专利]用于消除浮体效应的SOI半导体集成电路及其制造方法

权利要求书

1．一种形成在SOI衬底上的绝缘体上硅薄膜(SOI)半导体集成电路，SOI衬底由支承衬底，支承衬底上的埋式绝缘层和埋式绝缘层上的第一导电类型的半导体层组成，包括：

至少一个由半导体层预定区组成的隔离的晶体管有源区；

在晶体管有源区一侧布置的第一导电类型的体线，体线由半导体层的一部分组成；

包围晶体管有源区和体线侧壁的隔离层，隔离层与埋式绝缘层接触；

从晶体管有源区的预定侧壁延伸出并与体线连接的第一导电类型的体延伸部分，体延伸部分比晶体管有源区薄；

形成在体延伸部分上的体绝缘层；以及

与晶体管有源区相交的绝缘的栅图案，绝缘的栅图案与体绝缘层重叠。

2．如权利要求1的绝缘体上硅薄膜(SOI)半导体集成电路，其中第一导电类型为P型或N型。

3．如权利要求1的绝缘体上硅薄膜(SOI)半导体集成电路，还包括形成在体线上的金属硅化物层。

4．如权利要求1的绝缘体上硅薄膜(SOI)半导体集成电路，还包括插在绝缘的栅图案和晶体管有源区之间的栅绝缘层。

5．如权利要求1的绝缘体上硅薄膜(SOI)半导体集成电路，还包括形成在绝缘的栅图案的侧壁上的绝缘垫。

6．如权利要求1的绝缘体上硅薄膜(SOI)半导体集成电路，其中栅图案包括导电的栅极。

7．如权利要求6的绝缘体上硅薄膜(SOI)半导体集成电路，还包括形成在栅极上的金属硅化物层。

8．如权利要求1的绝缘体上硅薄膜(SOI)半导体集成电路，其中栅图案包括导电的栅极和形成在栅极上的帽盖绝缘层。

9．如权利要求1的绝缘体上硅薄膜(SOI)半导体集成电路，还包括形成在位于栅图案一侧晶体管有源区上的源区，和形成在位于栅图案另一侧晶体管有源区上的漏区，源和漏区具有与第一导电类型相反的第二导电类型。

10．如权利要求9的绝缘体上硅薄膜(SOI)半导体集成电路，还包括形成在源和漏区上的金属硅化物层。

11．如权利要求1的绝缘体上硅薄膜(SOI)半导体集成电路，还包括绕过体线的地线或电源线，地线或电源线与体线电学上连接。

12．如权利要求1的绝缘体上硅薄膜(SOI)半导体集成电路，其中体线为一直线。

13．如权利要求1的绝缘体上硅薄膜(SOI)半导体集成电路，其中至少一个晶体管有源区包括许多晶体管有源区。

14．如权利要求13的绝缘体上硅薄膜(SOI)半导体集成电路，其中许多晶体管有源区被布置在体线的一侧或两侧。

15．一种在SOI衬底上制造绝缘体上硅薄膜(SOI)半导体集成电路的方法，SOI衬底由支承衬底，支承衬底上的埋式绝缘层和埋式绝缘层上的第一导电类型的半导体层组成，该方法包括：

刻蚀半导体层的预定区，由此形成沟槽区，沟槽区限定至少一个隔离的晶体管有源区和在晶体管有源区一侧的体线有源区并同时留下半导体剩余层，该层比半导体层薄，位于沟槽区底部；

选择性地刻蚀半导体剩余层直到露出埋式绝缘层，由此形成隔离区并同时留下连接晶体管有源区和体线有源区的第一导电类型的体延伸部分；

分别在体延伸部分和露出的埋式绝缘层上形成体绝缘层和隔离层；

形成与晶体管有源区相交并与体绝缘层重叠的绝缘的栅图案；以及

用第一导电类型的杂质掺杂体线有源区以形成体线。

16．如权利要求15的方法，其中形成沟槽区和半导体剩余层包括：

在半导体层上形成至少一个第一沟槽掩模图案和一第二沟槽掩模图案；以及

将第一和第二沟槽掩模图案用作刻蚀掩模刻蚀半导体层至预定的厚度，该厚度比半导体层薄。

17．如权利要求16的方法，其中形成第一和第二沟槽掩模图案包括：

在半导体层上形成一沟槽掩模层；以及

将沟槽掩模层构图。

18．如权利要求17的方法，其中沟槽掩模层通过在半导体层上顺序层叠一填充氧化物层和一填充氮化物层形成。