专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]信号仿真方法-CN200910207064.8无效
  • 曾慧玉 - 英业达股份有限公司
  • 2009-10-27 - 2011-05-11 - G06F17/50
  • 本发明涉及一种信号仿真方法,包含下列步骤:提供芯片模型表格;撷取布局文件,其中布局文件包含多个芯片布局数据;根据各布局文件的芯片布局数据,通过芯片模型表格搜寻对应芯片布局数据的多个芯片模型数据;根据被搜寻到的芯片模型数据产生芯片模型数据文件;以及使信号仿真程序读取布局文件及芯片模型数据文件,以进行信号仿真。
  • 信号仿真方法
  • [发明专利]一种芯片全局布局方法-CN201610857686.5有效
  • 李明;樊平 - 京微齐力(北京)科技有限公司
  • 2016-09-27 - 2019-08-13 - G06F17/50
  • 本发明涉及一种芯片全局布局方法。本发明实施例提供一种芯片全局布局方法,包括:根据芯片结构创建多个密度箱,并获取网表;根据布局算法为芯片进行初始布局,将多个实例分别映射至对应的密度箱,而后判断芯片布局是否满足全局布局结束条件;当不满足时,获取并计算芯片上多个箱集合的集合密度;将集合密度大于密度因子的箱集合作为种子箱集合,并按照集合密度从大到小的顺序依次对种子箱集合进行扩展,直至种子箱集合的集合密度小于密度因子;判断芯片布局是否满足全局布局结束条件,当芯片布局满足全局布局结束条件,结束布局。该方法极大的降低了芯片全局布局的迭代次数,在降低了全局布局时间的同时,使得实例的分布更为均匀。
  • 一种芯片全局布局方法
  • [发明专利]芯片布局方法、装置及电子设备-CN202210220746.8在审
  • 不公告发明人 - 上海壁仞智能科技有限公司
  • 2022-03-08 - 2022-06-07 - G06F30/392
  • 本发明提供一种芯片布局方法、装置及电子设备,所述方法包括:解析待布局芯片的初始DEF文件,确定待布局芯片的属性信息,并通过视图组件显示属性信息,以使用户基于显示的属性信息确定布局指令;在检测到布局指令的情况下,基于布局指令调整待布局芯片的位置,并基于待布局芯片调整后的位置信息更新初始DEF文件或生成新DEF文件。本发明通过初始DEF文件即可显示待布局芯片的属性信息,提高了运行效率,且本发明基于待布局芯片调整后的位置信息更新初始DEF文件或生成新DEF文件,以便下次可以直接读取更新的初始DEF文件或新DEF文件,从而可以快速在视图组件中显示调整位置后的待布局芯片信息,加快了FCFP的迭代速度。
  • 芯片布局方法装置电子设备
  • [发明专利]芯片布局方法、装置、设备及存储介质-CN202210864630.8在审
  • 王宇杰 - 北京市商汤科技开发有限公司
  • 2022-07-21 - 2022-11-01 - G06F30/392
  • 本申请实施例公开了一种芯片布局方法、装置、设备及存储介质,其中,所述芯片布局方法包括:获取待布局芯片中的至少两个组件;获取第n‑1轮在芯片板上已摆放组件的位置信息和所述第n‑1轮的评估信息,所述评估信息包括对所述芯片板上所述已摆放组件对应的布局图进行性能评估得到的信息;所述n为大于1的整数;基于所述第n‑1轮在芯片板上已摆放组件的位置信息和所述第n‑1轮的评估信息,对第n轮在所述芯片板上相邻摆放的两个组件之间的距离进行调整,直至所述第n轮的评估信息指示所述芯片板上的布局图满足预设布局指标;将满足所述预设布局指标对应的所述芯片板上的布局图,确定为所述待布局芯片的目标布局图。
  • 芯片布局方法装置设备存储介质
  • [发明专利]一种用于芯片布局问题的多目标分层强化学习方法-CN202310386626.X在审
  • 欧阳雅捷 - 暨南大学
  • 2023-04-12 - 2023-07-07 - G06F30/392
  • 本发明提出了一种基于带约束强化学习的芯片布局优化方法,属于电子工程领域,方法包括:收集芯片设计信息指标,对信息指标和芯片布局进行预处理,定义强化学习空间;对芯片布局进行优化训练;对多目标芯片布局进行高效优化;验证和调整芯片布局;对芯片布局进行后处理。本发明将芯片布局问题分解为多个子问题,并使用分层强化学习算法(如分层深度Q网络)来优化各个子问题,将多目标强化学习应用于芯片布局设计具有明显的必要性和优势。此外,通过与其他优化算法相结合,多目标强化学习方法在芯片布局设计领域具有广泛的应用前景。
  • 一种用于芯片布局问题多目标分层强化学习方法
  • [发明专利]一种用于芯片的蛋糕式集成电路布局方法及系统-CN202010965471.1有效
  • 王锐;谭钰鑫;李建军;王亚波;莫军 - 广芯微电子(广州)股份有限公司
  • 2020-09-14 - 2021-07-06 - G06F30/392
  • 本发明公开了一种用于芯片的蛋糕式集成电路布局方法及系统,所述方法包括:获取芯片前端提供的电路网络信息网表后进行关联分析,得到若干个寄存器之间的功能关联表和逻辑关联表;根据所述芯片布局时使用的各个功能模块确定对应所需的标准单元库,并按照所述功能模块的面积大小进行先后排序;根据所述功能关联表、逻辑关联表以及所述标准单元库,结合靠芯片边界摆放原则,将所述芯片分为若干个功能区域后进行芯片的蛋糕式布局。本发明采用独特的芯片蛋糕式布局方法,提高在布局时数目较多且大小不一的功能模块布局的灵活性,避免芯片布局时出现杂乱复杂的问题,并减小芯片布局所需的面积,有效利用布线资源和提高布通率,降低芯片布局的成本。
  • 一种用于芯片蛋糕集成电路布局方法系统
  • [发明专利]一种三维芯片布局的方法-CN201911306933.2有效
  • 蒋中华;王海力;马明 - 京微齐力(北京)科技有限公司
  • 2019-12-18 - 2023-08-22 - G06F30/392
  • 本发明涉及一种三维FPGA芯片设计的布局方法,首先使用二维芯片的平面布局方法,以及三维芯片的电路面积和元器件容量,来模拟三维芯片,二维平面布局结果产生后,再对其进行三维芯片的层次划分,最后将所有划分后的分层布局垂直叠加为三维芯片布局这种三维芯片布局方法相对于现有方法:布局质量更好,布局结果具有更多解;主要工作量集中到二维模拟部分,减少软件工程的复杂度;可以更好的复用当前软件流程,加快三维布局软件开发进度。
  • 一种三维芯片布局方法
  • [发明专利]基于云平台的芯片多端协同设计方法及系统-CN202210160536.4有效
  • 侯宁;王新刚;石磊;卢亚鹏;陈英;陈婧薇;陈嘉浩;边策 - 河南城建学院
  • 2022-02-22 - 2023-03-21 - G06F30/392
  • 本发明提供了一种基于云平台的芯片多端协同设计方法及系统,其中,基于云平台的芯片多端协同设计方法包括:为每个芯片设计端分配设计任务,每个芯片设计端分别根据设计任务对模块进行布局,将布局结果定时上传至云平台;云平台基于每次接收到的所有芯片设计端的布局结果求解最优布局结果,并根据每个芯片设计端的布局结果与最优布局结果计算设计任务的重布局代价指数和每个芯片设计端的设计能力指数,在进行下一次设计任务分配时将重布局代价指数高的设计任务分配给设计能力指数高的芯片设计端本发明可以减少复杂芯片的设计周期,减少设计错误,提高芯片的设计效率,降低芯片设计对技术能力和工作经验的依赖程度。
  • 基于平台芯片多端协同设计方法系统
  • [发明专利]神经形态芯片中计算核的布局的方法、装置及设备-CN201811509500.2有效
  • 马骋;赵琦;裴京;施路平 - 清华大学
  • 2018-12-11 - 2023-06-20 - G06N3/063
  • 本申请涉及一种神经形态芯片中计算核的布局的方法、装置及设备。所述方法包括:获取神经形态芯片中计算核的布局所需的路由策略及路由包传播模式;根据所述路由策略以及所述路由包传播模式,选择约束条件;根据所述约束条件,执行预设算法,检测所述神经形态芯片中计算核的布局是否存在路由死锁风险;若所述神经形态芯片中计算核的布局不满足所述约束条件,所述神经形态芯片中计算核的布局存在所述路由死锁风险,则对所述神经形态芯片中计算核的布局重新进行所述预设算法,并将所述神经形态芯片中计算核的布局进行更新,直到所述神经形态芯片中计算核的布局满足所述约束条件,得到目标神经形态芯片中计算核的布局
  • 神经形态芯片计算布局方法装置设备

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