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[发明专利]ESD保护电路及其实现方法-CN202110037136.X有效
发明人：刘鸿瑾;李天文;张绍林;贺冬云;张智京;李瑞梅 -专利权人：北京轩宇空间科技有限公司
申请日： 2021-01-12 - 公布日： 2023-09-01 - 主分类号： H02H9/04 文献下载
摘要：一种ESD保护电路及其实现方法，ESD保护电路结构包括：上拉网络单元、第一下拉网络单元以及第二下拉网络单元；上拉网络单元一端通过上RC单元连接电源，一端直接连接电源，一端连接第二下拉网络单元，一端连接第一下拉网络单元；第一下拉网络单元一端连接电源，一端连接地，一端连接上拉网络单元和第二下拉网络单元；第二下拉网络单元连接于电源和地之间并连接上拉网络单元和第一下拉网络单元。未发生ESD时，第二下拉网络单元关闭；发生ESD时，第一下拉网络单元在上RD单元作用下开启，使第二下拉网络单元开启，电源和地之间形成导电通路，泄放电荷。
esd 保护电路及其实现方法

[发明专利]基于Wilson电流镜的新型低压DCVSL电路-CN201811099468.5在审
发明人：曹元;韩丽娟;葛惟唯 -专利权人：河海大学常州校区
申请日： 2018-09-20 - 公布日： 2019-02-01 - 主分类号： G06F17/50 文献下载
摘要：本发明公开了基于Wilson电流镜的新型低压DCVSL电路，包括上拉网络和下拉网络，所述上拉网络包括三个PMOS器件MP1～MP3，所述下拉网络包括下拉网络PDN1和下拉网络PDN2，PDN1和PDN2均由NMOS器件组成；其中，MP1、MP2的源级接高供电电压；MP1的漏极接MP3的源级，MP3的漏极接下拉网络PDN1，PDN1另一端接地；MP2的漏极接下拉网络PDN2，PDN2另一端接地；MP1、MP2的栅极接MP3的漏极和下拉网络PDN1，MP3的栅极接MP2的漏极和下拉网络PDN2。
下拉网络漏极电路新型低压接地电流镜上拉源级稳定性问题亚阈值区域供电电压网络包括功耗接高网络

[发明专利]一种CMOS集成电路抗单粒子效应加固电路-CN201911242247.3在审
发明人：武唯康;廖春连;常迎辉;李斌;刘长龙;田素雷 -专利权人：中国电子科技集团公司第五十四研究所
申请日： 2019-12-06 - 公布日： 2020-02-21 - 主分类号： H03K19/003 文献下载
摘要：该电路包括上拉网络、下拉网络和源衬电压设置网络，其中，上拉网络、下拉网络和源衬电压设置网络共用输入端，上拉网络的电源端口和衬底的电压由源衬电压设置网路提供，下拉网路的接地端口和衬底的电压同样由源衬电压设置网络提供，上拉网络和下拉网络相连形成输出端口。
一种 cmos 集成电路粒子效应加固电路

[实用新型]一种CMOS集成电路抗单粒子效应加固电路-CN201922171793.4有效
发明人：武唯康;廖春连;常迎辉;李斌;刘长龙;田素雷 -专利权人：中国电子科技集团公司第五十四研究所
申请日： 2019-12-06 - 公布日： 2020-05-19 - 主分类号： H03K19/003 文献下载
摘要：该电路包括上拉网络、下拉网络和源衬电压设置网络，其中，上拉网络、下拉网络和源衬电压设置网络共用输入端，上拉网络的电源端口和衬底的电压由源衬电压设置网路提供，下拉网路的接地端口和衬底的电压同样由源衬电压设置网络提供，上拉网络和下拉网络相连形成输出端口。
一种 cmos 集成电路粒子效应加固电路

[发明专利]用于输入/输出缓冲器的动态阻抗控制-CN200880102264.0有效
发明人： B·米勒 -专利权人：莫塞德技术公司
申请日： 2008-06-06 - 公布日： 2010-07-14 - 主分类号： H03H7/38 文献下载
摘要：提供一种执行芯片外驱动(OCD)和片内端接(ODT)的系统和方法，其使用包括晶体管的公共上拉网络和包括晶体管的公共下拉网络来执行这些功能。在驱动模式中，上拉网络被配置为在“接通”输出生成时产生经校准的驱动阻抗，并且下拉网络被配置为当“关断”输出生成时产生经校准的驱动阻抗。在端接模式中，上拉网络和下拉网络分别被配置为产生经校准的上拉电阻和下拉电阻，使得它们一起形成分裂端接。
用于输入输出缓冲器动态阻抗控制

[发明专利]支持差分放大和单端放大两种功能的灵敏放大电路-CN202010417531.6有效
发明人：温亮;卫国华;李伟春;韩建民;陶建平;赵强 -专利权人：中国人民武装警察部队海警学院
申请日： 2020-05-18 - 公布日： 2022-05-10 - 主分类号： G11C7/06 文献下载
摘要：本发明公开了一种支持差分放大和单端放大两种功能的灵敏放大电路,包括预充电路、电压型灵敏放大器、基准电压电路、差分结构下拉网络对和单端下拉网络，当执行差分放大时，预充电路、基准电压电路和单端下拉网络闭关，第一个差分下拉网络和第二个差分下拉网络打开，两个差分输入信号的电压差被电压型灵敏放大器放大输出，当执行单端放大模式时，预充电路、第一个差分下拉网络和第二个差分下拉网络关闭，基准电压电路和单端下拉网络打开
支持放大功能灵敏电路

[发明专利]电路布置及其形成方法-CN201980032805.5在审
发明人：张健学;张坤翔;奈觉专·伦;西瓦拉玛克里希南·哈里哈拉克里希南 -专利权人：南洋理工大学
申请日： 2019-03-15 - 公布日： 2020-12-22 - 主分类号： H03K19/003 文献下载
摘要：提供了一种电路布置，其具有配置成接收输入信号的第一电路和配置成提供输出信号的第二电路，其中第一电路包括：第一上拉网络，其具有彼此电耦合的第一导电类型的第一晶体管和第二导电类型的第二晶体管；以及第一下拉网络，其具有彼此电耦合的第一导电类型的第一晶体管和第二导电类型的第二晶体管，其中第二电路包括：第二上拉网络，其具有第一导电类型的第一晶体管；以及第二下拉网络，其具有第二导电类型的第二晶体管，其中第一上拉网络和第二下拉网络彼此电耦合，并且其中第一下拉网络和第二上拉网络彼此电耦合。
电路布置及其形成方法

[发明专利]循环冗余校验电路及DDR存储器-CN202310424643.8在审
发明人：赖荣钦 -专利权人：东芯半导体股份有限公司
申请日： 2023-04-19 - 公布日： 2023-07-18 - 主分类号： G11C29/42 文献下载
摘要：该循环冗余校验电路包括异或操作模块，该异或操作模块针对写入所述DDR存储器的寄存器的写入数据的每一位进行处理，生成用于判断数据传输是否正确的循环冗余校验码，所述异或操作模块通过多个异或门单元级联连接而构成，所述异或门单元具有上拉网络和下拉网络，所述上拉网络与所述下拉网络电连接，连接点为所述异或门单元的输出端，所述下拉网络仅由一个弱下拉晶体管构成，所述弱下拉晶体管的漏极连接至所述输出端，所述弱下拉晶体管的源极接地。
循环冗余校验电路 ddr 存储器

[发明专利]基于MOS管堆叠扩展结构的逻辑门电路-CN202110525351.4有效
发明人：杜世民;杨润萍;孙乐鸣;韩金亮 -专利权人：宁波大学科学技术学院
申请日： 2021-05-12 - 公布日： 2022-04-08 - 主分类号： H03K19/20 文献下载
摘要：本发明公开了一种基于MOS管堆叠扩展结构的逻辑门电路，包括上拉网络、下拉网络、栅极反馈NMOS堆叠模块和并联PMOS模块组，上拉网络包括n个并联的PMOS管，下拉网络由n个NMOS管串联构成，栅极反馈NMOS堆叠模块由n‑1个NMOS管构成，并联PMOS模块组由n‑1个结构不同的并联PMOS模块构成，其中第j个并联PMOS模块由j个PMOS管构成，下拉网络、栅极反馈NMOS堆叠模块和并联PMOS模块组构成的施密特触发电路
基于 mos 堆叠扩展结构逻辑门电路

[发明专利]一种低功耗的D触发器-CN201911132074.X有效
发明人：吴为敬;翁树锋;林奕圳;徐苗;王磊;彭俊彪 -专利权人：华南理工大学
申请日： 2019-11-19 - 公布日： 2023-10-10 - 主分类号： H03K3/027 文献下载
摘要：本发明公开了一种低功耗的D触发器，包括：用于产生D触发器的真输入信号和互补输入信号的两个非门；用于实现逻辑门上拉网络和下拉网络互补工作的六个或非门；D触发器的信号包括时钟信号端、数据信号端、电源端、接地端及输出端本发明实现逻辑门上拉网络和下拉网络的互补工作，极大地减小了单极型电路的功耗，并实现了满摆幅的输出电压。
一种功耗触发器

[发明专利]基于施密特触发电路的P型半堆叠式亚阈值标准单元-CN202110515215.7有效
发明人：杨润萍;殷金曙;杜世民;韩金亮 -专利权人：宁波大学科学技术学院
申请日： 2021-05-12 - 公布日： 2022-03-29 - 主分类号： H03K19/20 文献下载
摘要：本发明公开了一种基于施密特触发电路的P型半堆叠式亚阈值标准单元，包括上拉网络、下拉网络、栅极反馈PMOS堆叠模块和并联NMOS模块组，上拉网络由n个PMOS管串联构成，具有n‑1个堆叠结点，下拉网络由n栅极反馈PMOS堆叠模块由n‑1个PMOS管构成，并联NMOS模块组由n‑1个并联NMOS模块构成；优点是当栅极反馈PMOS堆叠模块和并联NMOS模块组同时导通时，对n‑1个堆叠结点处电容放电，减少了上拉网络的漏电流，同时由于上拉网络、栅极反馈PMOS堆叠模块和并联NMOS模块组构成的施密特触发电路的迟滞特性，改善了电路的VTC曲线并增加了上拉网络的开关阈值，提升了稳定性与可靠性。
基于施密特触发电路堆叠阈值标准单元

[发明专利]一种带失效保护的宽共模输入范围接收电路及方法-CN202011542786.1有效
发明人：李嘉;田泽;吕俊盛;刘颖;邵刚;蔡叶芳;王晋 -专利权人：西安翔腾微电子科技有限公司
申请日： 2020-12-24 - 公布日： 2022-03-18 - 主分类号： H04B1/16 文献下载
摘要：本发明包括上下拉网络、输入级、幅度调整单元和占空比调整单元，上下拉网络依次通过输入级、幅度调整单元与占空比调整单元连接，其中上下拉网络产生输入偏移电压，输入级进行输入信号接收，幅度调整单元完成信号幅度调整
一种失效保护宽共模输入范围接收电路方法

[实用新型]用于低功耗VLSI的PN混合下拉网络多米诺异或门-CN201020574325.8无效
发明人：汪金辉;吴武臣;侯立刚;宫娜;耿淑琴;张旺;袁颖 -专利权人：北京工业大学
申请日： 2010-10-15 - 公布日： 2011-06-01 - 主分类号： H03K19/21 文献下载
摘要：本实用新型涉及一种用于低功耗VLSI的PN混合下拉网络多米诺异或门，混合下拉网络中的两个NMOS管，每个管的一端接PMOS管，每个管的另一端接动态结点，两个PMOS管另一端接时钟管；或是混合下拉网络中的两个PMOS管，每个管的一端接NMOS管，每个管的另一端接动态结点，NMOS管另一端接时钟管；PN混合型下拉网络多米诺异或门中，所有PMOS管的衬底接电源电压，所有NMOS管的衬底接地电压。新型异或门具有以下三个优点：一是由于新型异或门不需要采用反相器提供反向输入信号，因此消除了反相器对功耗和信号偏差的影响，实现了低功耗高性能逻辑门的设计；二是由于采用了PN混合下拉网络结构，新型异或门既具有
用于功耗 vlsi pn 混合下拉网络多米诺异

[发明专利]一种基于虚拟孔的多米诺混淆电路-CN201810663539.3有效
发明人：汪鹏君;李立威;张跃军;李刚 -专利权人：温州大学
申请日： 2018-06-25 - 公布日： 2022-03-22 - 主分类号： H03K19/003 文献下载
摘要：本发明提供一种基于虚拟孔的多米诺混淆电路，输出级主要包括缓冲器和输出动态点ZN，输出动态点ZN由缓冲器驱动，来实现反相逻辑；该电路由预充电管P1、下拉网络、求值管N1、缓冲器经电路连接组成；其中，预充电管P1和求值管N1均由时钟信号控制；下拉网络由P×Q个阵列排布的MOS管组成，P×Q个阵列排布的MOS管之间按照列向串联、行向并联的方式连接，下拉网络通过配置MOS管接触孔的虚实性来实现所需的逻辑功能，下拉网络有
一种基于虚拟多米诺混淆电路

[发明专利]一种基于与或非结构的可编程逻辑单元-CN201510988404.0有效
发明人：黄志洪;韦援丰;杨立群;李威;魏星;江政泓;林郁;杨海钢 -专利权人：中国科学院电子学研究所
申请日： 2015-12-24 - 公布日： 2018-09-11 - 主分类号： H03K19/177 文献下载
摘要：本发明公开了一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能；其中，所述与或非基本单元包括：上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块；上拉网络pFET逻辑电路模块包括至少一个第一至至少一个第五pFET管，所述下拉网络nFET逻辑电路模块包括至少一个第一至至少一个第五nFET管。
一种基于结构可编程逻辑单元

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