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[发明专利]数据处理方法及相关装置-CN202211729886.4在审
发明人：贾复山;杨八双;孙文瀚 -专利权人：苏州盛科通信股份有限公司
申请日： 2022-12-30 - 公布日： 2023-04-18 - 主分类号： G06F13/16 文献下载
摘要：根据待处理数据的数据大小以及数据类型，确定高速缓冲存储器是否满足预设的数据存储条件；待处理数据包括外部数据和/或存储在大容量动态随机存储器的存储数据；若高速缓冲存储器满足预设的数据存储条件，则将待处理数据存储至高速缓冲存储器中，以便CPU从高速缓冲存储器中获取待处理数据，并对待处理数据进行数据处理；若高速缓冲存储器不满足预设的数据存储条件，则将待处理数据存储至大容量动态随机存储器中。
数据处理方法相关装置

[发明专利]记录高速缓存一致性协议跟踪以与独立存储器值跟踪结合使用-CN202180033357.8在审
发明人： J·莫拉 -专利权人：微软技术许可有限责任公司
申请日： 2021-04-30 - 公布日： 2022-12-16 - 主分类号： G06F11/36 文献下载
摘要：一种处理器，基于将一个或多个高速缓存一致性协议(CCP)消息记录到第一跟踪中，来执行基于高速缓存的跟踪。基于检测到对目标存储器地址的存储器访问，处理器记录到第一跟踪信息中，该信息可用于从存储在第二个跟踪中的(多个)存储器快照获取与特定存储器地址对应的存储器值。这包括记录特定存储器地址以及(多个)CPC消息，其至少指示以下内容的CCP消息：(i)多个处理单元中没有处理单元在高速缓存内拥有与目标存储器地址重叠的第一高速缓存行；(ii)第一处理单元发起了针对目标存储器地址的高速缓存未命中；或(iii)第一处理单元从第二处理中获得高速缓存中与目标存储器地址重叠的第二高速缓存行。
记录高速缓存一致性协议跟踪独立存储器结合使用

[发明专利]大容量高速缓冲存储器-CN200610157095.3有效
发明人：王曰孟 -专利权人：华为技术有限公司
申请日： 2006-11-27 - 公布日： 2007-05-23 - 主分类号： G11C7/10 文献下载
摘要：本发明大容量高速缓冲存储器，包括高速缓冲存储控制器及由DDRSDRAM内存条阵列组成的高速缓冲存储器单元，各DDR SDRAM内存条存储空间的地址依阵列序轮序变化。本发明采用DDR SDRAM内存条阵列作为高速接口的缓冲存储器，可以为高速接口提供比较大的访问带宽和比较大的缓冲存储器容量，还可以为高速接口提供比较小的读写访问延时。
容量高速缓冲存储器

[发明专利]高速缓冲存储器系统及其操作方法-CN201410521175.7有效
发明人：朴正秀;权劝宅;朴贞爱 -专利权人：三星电子株式会社
申请日： 2014-09-30 - 公布日： 2019-06-11 - 主分类号： G06F12/02 文献下载
摘要：一种高速缓冲存储器系统及其操作方法，所述高速缓冲存储器系统包括：高速缓冲存储器，存储与存储在主存储器中的主数据的部分对应的高速缓冲数据以及与高速缓冲数据分别对应的优先级数据；表存储单元，存储优先级表，其中，优先级表包括与针对主数据的访问频率有关的信息；控制器，当主数据中的至少一个数据被请求时，确定与请求对应的高速缓冲数据是否被存储在高速缓冲存储器中，基于优先级数据从高速缓冲数据中删除一个数据，并用新数据更新高速缓冲数据
高速缓冲存储器系统及其操作方法

[发明专利]用于软件可控动态可锁高速缓冲存储器线替换系统的方法-CN200510080753.9有效
发明人：詹姆斯·N·迪芬德费尔;理查德·W·多英格;布赖恩·E·弗兰克尔;凯尼奇·楚奇亚 -专利权人：国际商业机器公司
申请日： 2005-06-30 - 公布日： 2006-02-15 - 主分类号： G06F12/12 文献下载
摘要：本发明公开了一种用于记录对联合高速缓冲存储器的线的访问的LRU阵列和方法。在表中确定最近最多访问过的高速缓冲存储器的线，并能够将高速缓冲存储器线锁定，以免于被替换。LRU阵列包含具有代表联合高速缓冲存储器的每个线的数据行的数据阵列，其中每个线具有公共的地址部分。高速缓冲存储器线的第一数据集合确定每路的高速缓冲存储器线相对于每个其他路的相对时间。对于高速缓冲存储器线的替换，高速缓冲存储器控制器考虑第一数据集合的值，也考虑指示了路是否被锁定的第二数据集合的值，利用LRU阵列中的内容选择最近最少访问的线。每次线的预读取或读取后，或替换了高速缓冲存储器中另一线时，都会刷新LRU。
用于软件可控动态高速缓冲存储器替换系统方法

[发明专利]片上系统(SOC)的增强的耐久性-CN202180076143.9在审
发明人：亚历山大·J·布拉诺维尔;凯文·M·莱帕克;威廉·A·莫耶斯 -专利权人：超威半导体公司
申请日： 2021-10-29 - 公布日： 2023-07-21 - 主分类号： G06F1/3234 文献下载
摘要：一种具有运行时全局推送到持久性的片上系统包括具有高速缓存的数据处理器、外部存储器接口和微序列器。该外部存储器接口耦接到该高速缓存并且适于耦接到外部存储器。该高速缓存向该外部存储器接口提供数据以供存储在该外部存储器中。该微序列器耦接到该数据处理器。响应于触发信号，该微序列器致使该高速缓存通过将该数据发送到该外部存储器接口以供传输到该外部存储器来刷新该数据。
系统 soc 增强耐久性

[发明专利]存储器系统、操作存储器系统的方法以及数据处理系统-CN201911367543.6在审
发明人：姜寭美 -专利权人：爱思开海力士有限公司
申请日： 2019-12-26 - 公布日： 2020-10-23 - 主分类号： G06F12/0873 文献下载
摘要：本公开涉及存储器系统、操作存储器系统的方法以及数据处理系统。存储器系统包括：适用于存储映射信息的存储器设备；以及控制器，适用于将映射信息的一部分存储在映射高速缓存中，并且基于存储在映射高速缓存中的映射信息来访问存储器设备，或基于与来自主机的访问请求一起选择性地被提供的物理地址来访问存储器设备，其中映射高速缓存包括适用于存储与写入命令对应的映射信息的写入映射高速缓存，以及适用于存储与读取命令对应的映射信息的读取映射高速缓存，并且其中控制器向主机提供从读取映射高速缓存输出的映射信息。
存储器系统操作方法以及数据处理系统

[发明专利]基于存储器请求大小的预测减少存储器访问带宽-CN201780020648.7在审
发明人： B·H·A·德威尔;H·W·凯恩三世;S·普立亚达尔西 -专利权人：高通股份有限公司
申请日： 2017-03-20 - 公布日： 2018-12-21 - 主分类号： G06F12/0886 文献下载
摘要：用于管理存储器访问带宽的系统和方法包含空间局部性预测器。所述空间局部性预测器包含具有与存储器的存储器区域相关联的预测计数器的存储器区域表。当高速缓存行从高速缓存中逐出时，使用由处理器访问的所述高速缓存行的大小来更新所述预测计数器。取决于所述预测计数器的值，针对相应的存储器区域预测所述处理器可能使用的高速缓存行的大小。相应地，如果预测可能使用的高速缓存行的大小将小于全高速缓存行的大小，则可以减少所述处理器与所述存储器之间的所述存储器访问带宽以提取比所述全高速缓存行更小的数据。
高速缓存行预测计数器存储器区域存储器访问带宽存储器预测器处理器处理器访问存储器请求管理存储器空间局部性高速缓存所述空间局部性逐出带宽关联更新访问

[发明专利]用于可编程逻辑器件的配置或数据高速缓存-CN201811509513.X在审
发明人： S.J.韦伯;D.格林希尔;S.R.阿特萨特;R.P.古塔拉;A.R.达苏;J.P.谭 -专利权人：英特尔公司
申请日： 2018-12-11 - 公布日： 2019-07-19 - 主分类号： G06F12/0873 文献下载
摘要：一种集成电路器件可以对配置数据进行高速缓存，以使得能够实现来自结构高速缓存存储器的快速配置。集成电路器件可以包括：可编程逻辑结构，其具有配置存储器和由配置存储器控制的可编程逻辑元件；以及与可编程逻辑结构分离的扇区对齐存储器。可以利用第一配置数据对配置存储器的第一扇区进行编程。扇区对齐存储器可以包括扇区对齐存储器的第一扇区，其可以对第一配置数据进行高速缓存，同时在第一次利用第一配置数据对配置存储器进行编程。扇区对齐存储器的第二扇区可以对用于配置存储器的第二扇区的第二配置数据进行高速缓存，同时并行地扇区对齐存储器的第一扇区对用于配置存储器的第一扇区的第一配置数据进行高速缓存。
扇区配置存储器配置数据存储器对齐高速缓存可编程逻辑结构集成电路器件编程高速缓存存储器可编程逻辑器件可编程逻辑元件数据高速缓存快速配置并行配置

[发明专利]压缩数据以存储在高速缓存存储器层次结构中的高速缓存存储器中-CN201980086040.3在审
发明人：马修·托梅;菲利普·贝杜基安;肖米特·达斯 -专利权人：超威半导体公司
申请日： 2019-06-19 - 公布日： 2021-08-06 - 主分类号： G06F12/0811 文献下载
摘要：一种电子装置，包括至少一个压缩‑解压缩功能块和高速缓存存储器层次结构，该高速缓存存储器层次结构具有第一高速缓存存储器和第二高速缓存存储器。至少一个压缩‑解压缩功能块接收处于未压缩状态的数据，使用第一压缩或第二压缩中的一者来压缩数据，并且在压缩数据之后，将数据提供给第一高速缓存存储器以存储在其中。当从第一高速缓存存储器中检索数据以存储在第二高速缓存存储器中时，当使用第一压缩来压缩数据时，压缩‑解压缩功能块解压缩数据以逆转第一压缩对数据的效果，从而将数据恢复到未压缩状态，并且将使用第二压缩进行压缩或处于未压缩状态的数据提供给第二高速缓存存储器以存储在其中
压缩据以存储高速缓存存储器层次结构中的

[发明专利]高速缓存cache存储器系统及访问缓存行cache line的方法-CN201410705991.3在审
发明人：涂珍喜;夏晶 -专利权人：华为技术有限公司
申请日： 2014-11-27 - 公布日： 2015-06-03 - 主分类号： G06F12/08 文献下载
摘要：本发明实施例公开了一种高速缓存存储器系统，该高速缓存存储器系统包括多个上一级缓存和本级缓存，每个上一级缓存包括多个缓存行，该本级缓存包括独占型标签随机接入存储器和包容型标签随机接入存储器，其中，该独占型标签随机接入存储器用于优先存储每个上一级缓存中状态为修改独占的缓存行的索引地址，该包容型标签随机接入存储器用于存储每个上一级缓存中状态为独占、共享或修改共享的缓存行的索引地址，该高速缓存存储器系统一方面降低高速缓存存储器系统中存储缓存行的数据所需的容量，另一方面提高在高速缓存存储器系统中获取缓存行的数据的命中率，减少到主存中读取数据所造成的时延，提高了高速缓存存储器系统的性能。
高速缓存 cache 存储器系统访问缓存 line 方法

[发明专利]高速缓存存储器和使用高速缓存存储器的方法-CN202111007235.X有效
发明人：卡曼·S·巴萨姆 -专利权人：深圳市汇顶科技股份有限公司
申请日： 2021-08-30 - 公布日： 2023-10-10 - 主分类号： G06F12/0875 文献下载
摘要：本发明公开了一种高速缓存存储器和一种使用高速缓存存储器的方法。高速缓存存储器包括指令存储器部分、标签存储器部分和一个或多个外围电路，所述一个或多个外围电路用于接收与存储有特定CPU指令的RAM存储器的地址相对应的CPU地址。所述一个或多个外围电路用于接收指示所述指令存储器部分和所述标签存储器部分将被细分为多路的路数量指示，所述一个或多个外围电路用于基于所述路数量指示来确认所述CPU地址的哪些位形成所述标签部分，并且所述一个或多个外围电路用于基于所确认的CPU地址的标签部分和高速缓存存储器中的标签数据来确定所述特定CPU指令是否存储在所述高速缓存存储器中。
高速缓存存储器使用方法

[发明专利]存储系统及包括所述存储系统的片上系统-CN201310697939.3在审
发明人：李东翰;孔在燮 -专利权人：三星电子株式会社
申请日： 2013-12-18 - 公布日： 2014-06-18 - 主分类号： G06F13/16 文献下载
摘要：在一个示例实施例中，存储系统包括：分层级的先进先出（FIFO）存储器，其被配置成存储数据；以及FIFO控制器，其被配置成控制去往和来自所述FIFO存储器的数据的输入和输出，其中，所述FIFO存储器包括第一层所述第一层包括：高速输入FIFO存储器，其被配置成从外部设备接收数据；和高速输出FIFO存储器，其被配置成将数据输出到所述外部设备。所述FIFO存储器还包括第二层。所述第二层包括主FIFO存储器，其被配置成从所述高速输入FIFO存储器接收数据并且将数据输出到所述高速输出FIFO存储器。
存储系统包括系统

[发明专利]用于嵌入式存储器和计算元件的错误检测和控制的系统和方法-CN202011270975.8在审
发明人： V·兰甘纳坦;J·雷;A·R·阿普;N·卡布拉斯欧斯;L·徐;S·马余兰;A·考克;N·马塔姆;J·霍兰;B·英斯科;S·加哈吉达;S·雅努什;D·比拉吉;X·田 -专利权人：英特尔公司
申请日： 2020-11-13 - 公布日： 2021-05-18 - 主分类号： G06T1/20 文献下载
摘要：本申请公开了用于嵌入式存储器和计算元件的错误检测和控制的系统和方法。公开了装置，这些装置包括具有用于高速缓存存储器或共享存储器的错误检测校正逻辑的图形处理单元、图形多处理器或图形处理器。在一个实施例中，图形多处理器包括用于存储数据的高速缓存或本地存储器、以及与该高速缓存或本地存储器集成或耦合至该高速缓存或本地存储器的错误检测校正电路。错误检测校正电路配置成对高速缓存或本地存储器的数据执行标签读取以校验错误检测校正信息。
用于嵌入式存储器计算元件错误检测控制系统方法

[发明专利]高速缓存存储器装置、高速缓存控制方法和微处理器系统-CN201210432095.5有效
发明人：北原崇 -专利权人：瑞萨电子株式会社
申请日： 2012-11-02 - 公布日： 2017-10-20 - 主分类号： G06F12/0871 文献下载
摘要：本发明涉及高速缓存存储器装置、高速缓存控制方法、和微处理器系统。根据本发明的高速缓存存储器装置包括高速缓存存储器和高速缓存控制电路，高速缓存存储器对与提取地址相对应的指令代码进行高速缓存，并且，高速缓存控制电路控制指令代码高速缓存在高速缓存存储器中。高速缓存控制电路在提取地址指示到子例程中的分支时对与子例程相对应的指令代码进行高速缓存，并且，在要高速缓存的指令代码的数量超过预先设置的最大数量时禁用要高速缓存的指令代码。
高速缓存存储器装置控制方法微处理器系统