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[实用新型]集成电路-CN201620444286.7有效
发明人： J·希门尼斯 -专利权人：意法半导体（克洛尔2）公司
申请日： 2016-05-16 - 公布日： 2016-12-28 - 主分类号： H01L29/772 文献下载
摘要：本公开涉及集成电路。根据本实用新型的用于制造BiCMOS类型的集成电路(CI)的方法包括制造至少一个垂直结场效应晶体管(T1)，其包括形成具有通过光刻控制的有源表面(D)的临界尺寸的沟道区域(ZC)。
集成电路

[实用新型]集成电路-CN201620586172.6有效
发明人： J·希门尼斯 -专利权人：意法半导体（克洛尔2）公司
申请日： 2016-05-24 - 公布日： 2016-12-07 - 主分类号： H01L27/12 文献下载
摘要：本申请涉及集成电路。集成电路包括位于半导体衬底的有源区域之中和之上的MOS晶体管。有源区域由例如浅槽隔离型的绝缘区域界定。晶体管的漏极区域与绝缘区域分离地设置在半导体衬底中。
集成电路

[实用新型]集成电路-CN201620842286.2有效
发明人： J·C·J·杰森斯 -专利权人：半导体元件工业有限责任公司
申请日： 2016-08-05 - 公布日： 2017-04-05 - 主分类号： H03K17/687 文献下载
摘要：公开了集成电路。一种集成电路包括耦接到两个源极相连晶体管的共享栅极节点的栅极引脚，所述两个源极相连晶体管在两个开关端子之间形成外部反向串联开关；耦接到所述两个开关端子的两个端子引脚；内部反向串联开关，所述内部反向串联开关包括在所述两个端子引脚之间的两个集成晶体管，所述两个集成晶体管具有连接所述两个集成晶体管的源极的中间节点，所述中间节点具有参考电压；以及带有预驱动器的控制器，所述预驱动器相对于所述参考电压驱动所述栅极引脚。
集成电路

[实用新型]集成电路-CN201621274261.3有效
发明人： F·拉罗萨;S·尼埃尔;A·雷尼耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2016-11-25 - 公布日： 2017-06-16 - 主分类号： H01L27/11526 文献下载
摘要：本实用新型的实施例涉及集成电路。一种集成电路包括半导体衬底；绝缘层，覆盖所述半导体衬底；第一导电类型的半导体层，覆盖所述绝缘层；多个突起区域，相互隔开并且覆盖所述半导体层；以及PN结的序列，位于所述半导体层中，每个PN结位于相关联的突起区域的边缘处并且垂直地从所述半导体层的上表面延伸到所述绝缘层
集成电路

[实用新型]集成电路-CN201720199136.9有效
发明人： J·C·J·杰森斯 -专利权人：半导体元件工业有限责任公司
申请日： 2016-08-05 - 公布日： 2017-10-13 - 主分类号： H03K17/687 文献下载
摘要：公开了集成电路。一种集成电路包括耦接到两个源极相连晶体管的共享栅极节点的栅极引脚，所述两个源极相连晶体管在两个开关端子之间形成外部反向串联开关，所述外部反向串联开关具有外部中间节点，所述外部中间节点没有来自所述集成电路的专用引脚；耦接到所述两个开关端子的两个端子引脚；内部反向串联开关，所述内部反向串联开关包括在所述两个端子引脚之间的两个集成晶体管，所述两个集成晶体管具有连接所述两个集成晶体管的源极的内部中间节点，所述内部中间节点提供参考电压
集成电路

[实用新型]集成电路-CN201720633211.8有效
发明人：李岩;秦海阳 -专利权人：北京集创北方科技股份有限公司
申请日： 2017-06-02 - 公布日： 2018-01-12 - 主分类号： H01L23/544 文献下载
摘要：本实用新型公开了一种集成电路，包括交替堆叠的多个金属层和多个通孔层；位于所述多个金属层和所述多个通孔层中的多个导电通道；以及器件层，与所述多个金属层中的最底部金属层邻接，并且至少包括一组异或门，每组异或门包括多个异或门，其中，所述多个导电通道形成从所述多个金属层中的最顶部金属层至最底部金属层的多个导电路径，所述多个导电路径中的每一个导通或断开表示逻辑值，所述多个异或门与所述多个导电路径连接，用于读取所述逻辑值，其中，
集成电路

[实用新型]集成电路-CN201520963553.7有效
发明人： J·C·普里蒂斯库奇;R·希尔德布兰特 -专利权人：意法半导体公司
申请日： 2015-11-26 - 公布日： 2016-06-29 - 主分类号： H01L27/088 文献下载
摘要：本实用新型的各个实施例涉及集成电路。带有不同电学特性的第一和第二晶体管由具有第一类型掺杂物的衬底支撑。
集成电路

[实用新型]集成电路-CN201521135323.8有效
发明人： J·H·张 -专利权人：意法半导体公司
申请日： 2015-12-30 - 公布日： 2016-06-29 - 主分类号： H01L27/088 文献下载
摘要：本实用新型涉及一种集成电路，包括源漏区、与该源漏区相邻的沟道区、在该沟道区之上延伸的栅极结构以及在该栅极结构的一侧上并且在该源漏区之上延伸的侧壁间隔物。
集成电路

[实用新型]集成电路-CN201521130141.1有效
发明人：柳青;P·莫林 -专利权人：意法半导体公司
申请日： 2015-12-30 - 公布日： 2016-08-31 - 主分类号： H01L27/092 文献下载
摘要：本公开涉及一种集成电路，包括：包含第一区域和第二区域的衬底；在衬底的第一区域中的多个拉伸性应变的硅半导体鳍；在衬底的第二区域中的多个压缩性应变的硅锗半导体鳍；在第一区域中的多个拉伸性应变的硅半导体鳍之上延伸的第一金属栅极
集成电路

[实用新型]集成电路-CN201520976019.X有效
发明人： E·珀林 -专利权人：意法半导体（克洛尔2）公司
申请日： 2015-11-30 - 公布日： 2016-08-31 - 主分类号： H01L27/12 文献下载
摘要：本公开涉及一种集成电路，包括SOI类型的衬底，包括位于埋设绝缘层之上的半导体膜，所述埋设绝缘层自身位于支撑衬底之上，所述半导体膜包括第一区域，位于所述半导体膜的第一区域之上的形成第一MOS晶体管的栅极区域和第一虚设栅极区域的第一图案
集成电路

[实用新型]集成电路-CN201521132391.9有效
发明人： J·H·张 -专利权人：意法半导体公司
申请日： 2015-12-30 - 公布日： 2016-09-14 - 主分类号： H01L21/768 文献下载
摘要：本申请涉及集成电路。一种半导体衬底包括掺杂区。预金属化电介质层在该半导体衬底之上延伸。第一金属化层被布置在该预金属化电介质层的顶表面上。金属接触从该第一金属化层延伸到该掺杂区。根据本申请实施例的方案，可以实现集成电路的金属化层中的金属线和金属通孔的改善的结构，确保器件可靠性并且通过电阻调整改善信号性能。
集成电路

[实用新型]集成电路-CN201521126986.3有效
发明人： J·H·张 -专利权人：意法半导体公司
申请日： 2015-12-29 - 公布日： 2016-08-10 - 主分类号： H01L27/088 文献下载
摘要：本实用新型涉及集成电路。一种晶体管包括有源区，该有源区由衬底支撑并且具有源极区、沟道区和漏极区。栅叠层在该沟道区之上延伸，并且第一侧壁包围该栅叠层。
集成电路

[实用新型]集成电路-CN201721278382.X有效
发明人： P·N·辛格;N·班萨尔 -专利权人：意法半导体国际有限公司
申请日： 2017-09-30 - 公布日： 2018-06-01 - 主分类号： G05F1/567 文献下载
摘要：本公开的实施例涉及一种集成电路。该集成电路包括半导体衬底；以及集成在衬底上和衬底中的温敏电路，所述温敏电路包括：第一电流源，被配置为生成第一电流；第一双极型晶体管，被配置为二极管连接的器件，并被所述第一电流偏置以呈现第一基极‑发射极电压；其中所述第一双极型晶体管位于半导体衬底的一部分中；衬底加热电路，被配置为响应于温度控制信号对半导体衬底的所述部分进行加热；模数转换器电路，具有与第一双极型晶体管耦合的输入，并被配置为将第一基极‑发射极基极‑发射极电压转换为第一数字信号；以及数字控制电路，被配置为生成温度控制信号并使得衬底加热电路将部分加热到两个不同的温度。
衬底双极型晶体管电路配置集成电路半导体温度控制信号发射极电压衬底加热温敏加热模数转换器电路数字控制电路二极管连接发射极基极电流偏置数字信号电流源耦合的响应转换

[实用新型]集成电路-CN201721110167.9有效
发明人： P·弗纳拉 -专利权人：意法半导体(鲁塞)公司
申请日： 2017-08-31 - 公布日： 2018-08-07 - 主分类号： H01L27/02 文献下载
摘要：本公开涉及一种集成电路。熔丝器件由与集成电路的其他部分电绝缘的PN结半导体区域形成。
半导体区集成电路熔丝器件半导体区域导电接触区导电接触掺杂剂低掺杂电绝缘非均质高掺杂配置

[实用新型]集成电路-CN201720219722.5有效
发明人： S·拉格拉斯塔;D·里斯图伊尤;J-P·奥杜;C·热尼 -专利权人：意法半导体（克洛尔2）公司
申请日： 2017-03-07 - 公布日： 2018-04-13 - 主分类号： H01L27/146 文献下载
摘要：本申请涉及集成电路。该集成电路包括半导体衬底，包括用于晶体管的掺杂源极或漏极区域；接触蚀刻停止层，叠置在所述半导体衬底上；预金属化电介质层，叠置在所述接触蚀刻停止层上；第一沟槽，填充有金属材料，所述第一沟槽延伸穿过所述预金属化电介质层并且具有终止于所述接触蚀刻停止层处或之中而没有穿过其的底部
集成电路