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[发明专利]一种存算一体芯片及其操作方法-CN202210282818.1在审
发明人：吴威;倪磊滨;王侃文;杨伟;廖健行 -专利权人：华为技术有限公司
申请日： 2022-03-22 - 公布日： 2023-09-29 - 主分类号： G06F15/80 文献下载
摘要：本申请实施例涉及一种存算一体芯片，包括：具有开关网络和复用电容的存算阵列模块、读写模块、全局控制模块和输出模块。全局控制模块根据预先配置的控制信号控制开关网络中各开关的闭合，以使存算阵列模块处于存储模式。存算阵列模块接收模拟输入信号。本申请通过对存算阵列模块中的电容进行复用，可以去除SAR ADC中CAP DAC，从而在提升芯片算力的同时，可以进一步减小芯片所占面积。
一种一体芯片及其操作方法

[发明专利]一种基于存算一体架构的安防方法、系统及设备-CN202310639238.8在审
发明人：蒋力;刘方鑫;马辉 -专利权人：上海期智研究院
申请日： 2023-05-31 - 公布日： 2023-08-08 - 主分类号： G06N3/08 文献下载
摘要：本发明公开了一种基于存算一体架构的安防方法、系统及设备，涉及安防领域，该方法包括：从模型库中选取多个基础模型；对每个所述基础模型进行个性化量化；基于量化后的基础模型构建存算一体架构；基于所述存算一体架构执行安防任务，并进行优化加速；所述存算一体架构的输入包括监控视频，所述存算一体架构的输出包括所述监控视频的识别结果；所述优化加速包括：空间映射、时间调度和时间流水线。
一种基于一体架构方法系统设备

[发明专利]一种利用补码编码进行存内运算的方法-CN202110176018.7有效
发明人：虞致国;马晓杰;顾晓峰 -专利权人：江南大学
申请日： 2021-02-06 - 公布日： 2023-10-27 - 主分类号： G06F17/16 文献下载
摘要：本发明公开了一种利用补码编码进行存内运算的方法，属于存算一体化及类脑计算技术领域。所述方法包括数字域以及模拟域，所述数字域包括补码编码以及控制调度，所述模拟域包括模拟电信号输入、存算器件以及模拟电信号读出，所述补码编码输出端与模拟电信号连接，模拟电信号输出端与存算器件连接，存算器件输出端与模拟电信号读出连接本发明公开的一种利用补码编码进行存内运算的方法可使存算阵列的面积缩减为原来的一半，速度快，并行度高，能效比好。
一种利用补码编码进行运算方法

[发明专利]存算一体处理器、处理系统以及算法模型的部署方法-CN202110231930.8在审
发明人：姚鹏;高滨;吴大斌;何虎;唐建石;钱鹤;吴华强 -专利权人：清华大学
申请日： 2021-03-02 - 公布日： 2021-05-25 - 主分类号： G06N3/063 文献下载
摘要：一种存算一体处理器、存算一体处理系统、存算一体处理装置以及基于存算一体处理器的算法模型的部署方法。该存算一体处理器包括第一主控单元和多个忆阻器处理模组，其中，该第一主控单元被配置为能够调度和控制多个忆阻器处理模组，该多个忆阻器处理模组被配置为能够根据该第一主控单元的调度和控制进行计算，该多个忆阻器处理模组还被配置为能够不依赖于该第一主控单元来进行通信以进行计算该存算一体处理器中的忆阻器处理模组能够根据该第一主控单元的调度和控制进行计算，还能够不依赖于该第一主控单元来进行通信以进行计算，因此，该存算一体处理器具有集成控制流和数据流的混合调度结构，从而在满足灵活性和通用性的同时
一体处理器处理系统以及算法模型部署方法

[发明专利]基于异构并行存算一体架构的高速分子动力学计算方法-CN202110715728.2在审
发明人：刘杰;莫平辉;李畅;赵丹 -专利权人：湖南大学
申请日： 2021-06-24 - 公布日： 2022-12-27 - 主分类号： G16C10/00 文献下载
摘要：本发明属于分子动力学计算领域，公开了一种应用存算分离与存算一体芯片进行异构并行高效加速分子动力学计算的方法。本发明首先要构造具有存算分离构架的主处理器与存算一体架构的从处理器的计算机系统，主、从处理器之间使用高速接口进行通信，主处理器负责读取分子系统信息和用户设定的仿真参数，然后进行多核并行加速构建原子的邻接矩阵，高速接口快速传输数据到从处理器，从处理器利用本身存算一体以及流水线运行的优势，完成计算原子能量和受力的步骤，以及更新原子速度和坐标的步骤，从高速接口传输数据到主处理器，并记录到数据文件中。本发明实现了分子动力学的高效加速，结合了存算分离处理器与存算一体处理器各自的计算优势，对进行分子动力学的计算机系统优化，有着高精度，高速度的特点。
基于并行一体架构高速分子动力学计算方法

[发明专利]基于忆阻器的存算一体固态硬盘及存算实现方法-CN202110458034.5在审
发明人：季亚男;高美洲;郭泰;孙大朋;刘忞斋;江加国;马聘 -专利权人：山东华芯半导体有限公司
申请日： 2021-04-27 - 公布日： 2021-08-03 - 主分类号： G11C13/00 文献下载
摘要：本发明公开一种基于忆阻器的存算一体固态硬盘及存算实现方法，包括依次连接的通信接口、SSD控制器及运算存储阵列，并且SSD控制器通过通信接口与主机系统互连。所述SSD控制器包括CPU、IO接口控制器、缓存控制器、存算控制器、缓存和纠错模块；IO接口控制器、缓存控制器、存算控制器依次连接于通信接口与运算存储阵列之间，CPU与IO接口控制、缓存控制器、存算控制器相连，缓存与缓存控制器相连，纠错模块与存算控制器相连。
基于忆阻器一体固态硬盘实现方法

[发明专利]一种多级流水多路数据运算与存取控制系统-CN202211070128.6在审
发明人：母国标 -专利权人：母国标
申请日： 2022-09-02 - 公布日： 2022-12-06 - 主分类号： G06F15/177 文献下载
摘要：本发明涉及一种多级流水多路数据运算与存取控制系统，包括：多级流水处理器组、基础参数配置模块、存算取参数配置模块、存算取时序控制训练单元、存算取调度控制器、CPU单元、SOC总线、并行数据搬移模块及DDR存储单元；在多路输入数据的多级流水线处理下，通过存、算、取的数据流水处理训练，由训练数据运算得到多级流水处理器组或处理器核的架构配置方案和多级流水处理的存算取时序控制方法，根据训练所得架构配置方案和流水处理控制方法工作运行完成多级流水的存算取处理
一种多级流水路数运算存取控制系统

[发明专利]一种针对存算一体芯片的快速编程方法-CN202310341637.6有效
发明人：王宇宣;郝晨君;安梦瑜;潘红兵;彭成磊 -专利权人：南京大学
申请日： 2023-04-03 - 公布日： 2023-07-21 - 主分类号： G06F8/30 文献下载
摘要：本发明公开了一种针对存算一体芯片的快速编程方法，属于存算一体领域。本发明方法包括如下步骤：步骤1，提取出待编程矩阵中0的位置信息；步骤2，根据0的位置信息在存算一体芯片上按照整列编程的方式编程；步骤3，在存算一体芯片上对非0值进行编程。本发明充分考虑存算一体器件存在0值编程难度大和不怕编程过多的特点，将0值与其他值分开编程，且0值编程按照整列编程的方式，一次可以同时编程一整列，根据0值结果累加为0的特点，校验次数缩减到每次编程一列仅校验一次本发明将极大提高AI应用部署在存算一体芯片上的时间。
一种针对一体芯片快速编程方法

[发明专利]一种实现快速二维DCT变换的装置及其方法-CN202211171240.9在审
发明人：潘红兵;周义;梅正宇;朱杰;王宇宣 -专利权人：南京大学
申请日： 2022-09-26 - 公布日： 2023-01-10 - 主分类号： G06N3/063 文献下载
摘要：本发明公开了一种实现快速二维DCT变换的装置及其方法。该装置包括位线驱动单元、字线驱动单元、源线驱动单元、光电存算一体器件阵列单元、整合单元、电流电压转换和模数转换单元、移位累加单元；驱动单元用于完成变换矩阵和数据向量的输入；光电存算一体器件阵列单元，用于完成变换矩阵和数据向量的乘法操作本发明的装置能快速实现二维DCT变换，在使用硬件实现计算加速时，极大地降低了硬件架构的面积、功耗以及计算延迟。
一种实现快速二维 dct 变换装置及其方法

[发明专利]可编程的傅里叶变换存内计算电路-CN202210869496.0在审
发明人：洪庆辉;黄日承;张吉良;刘祎洋 -专利权人：湖南大学
申请日： 2022-07-21 - 公布日： 2023-03-14 - 主分类号： G06F17/16 文献下载
摘要：本发明将突破传统的傅里叶变换实现方式，探索基于存算一体技术的傅里叶变换实现新方法，创新性地从模拟电路角度提出高能效的傅里叶变换计算电路，属于信号分析与信号处理领域。首先，研究如何利用忆阻阵列设计复数矩阵乘法运算电路；其次，在此基础上，展开对一维傅里叶变换及其逆变换的可编程存内计算电路的研究。考虑在实际应用中需要处理大量的二维信号，因此，在一维傅里叶变换计算电路研究基础上，进行二维傅里叶变换的可编程存内计算电路研究。
可编程傅里叶变换计算电路

[发明专利]脉冲存算一体芯片以及电子设备-CN202011066623.0在审
发明人：王绍迪 -专利权人：北京知存科技有限公司
申请日： 2020-10-01 - 公布日： 2020-12-29 - 主分类号： G06F15/78 文献下载
摘要：本发明提供一种脉冲存算一体芯片以及电子设备，该脉冲存算一体芯片包括：脉冲生成器，用于将数字输入信号转换为脉冲输入信号；存算一体单元阵列，连接该脉冲生成器，用于对该脉冲输入信号进行运算得到脉冲输出信号；脉冲检测器，连接该存储单元阵列，用于将该脉冲输出信号转换为数字输出信号；其中，存算一体单元阵列由多个浮栅晶体管阵列排布组成，通过用脉冲的个数或者脉冲的宽度来表示输入数字信号，减少ADC、DAC的数量，进而减少存算一体芯片架构的电路面积
脉冲一体芯片以及电子设备

[发明专利]输出可配置存算一体芯片以及电子设备-CN202011065686.4在审
发明人：王绍迪 -专利权人：北京知存科技有限公司
申请日： 2020-10-01 - 公布日： 2021-01-01 - 主分类号： G06F15/78 文献下载
摘要：本发明提供一种输出可配置存算一体芯片以及电子设备，该输出可配置存算一体芯片包括：存算一体单元阵列以及电流检测输出电路；电流检测输出电路包括多个电流检测输出支路；所述存算一体单元阵列的每列单元的模拟电流输出端均连接一电流检测输出支路用于对所述模拟电流输出端输出的模拟电流输出信号进行处理和输出；其中，所述电流检测输出支路包括多个阻值不同的电阻以及用于选择电阻的多路选择器，以便通过多路选择器选择不同阻值的电阻，从而实现对不同列输出信号不同量级的放大，能够针对具体算法和应用的需求实现对每列存算一体单元的输出信号高精度读取
输出配置一体芯片以及电子设备

[发明专利]面向自供能系统的存算一体架构及软件优化方法-CN202110542683.3在审
发明人：邱柯妮;周坤雨;粟傈 -专利权人：首都师范大学
申请日： 2021-05-18 - 公布日： 2021-10-29 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了一种面向自供能系统的存算一体架构及软件优化方法，包括：能量采集和管理模块、CPU模块和存算一体模块，所述能量采集和管理模块的输出端与CPU模块和存算一体模块的输入端电性连接，所述CPU模块与存算一体模块双向电性连接STT‑MRAM阵列，其设置在所述存算一体模块的内部。
面向自供系统一体架构软件优化方法

[发明专利]基于神经网络权重矩阵缩放控制的存算一体芯片和方法-CN202210357525.5在审
发明人：王绍迪 -专利权人：北京知存科技有限公司
申请日： 2022-04-07 - 公布日： 2022-07-08 - 主分类号： G06N3/063 文献下载
摘要：本发明提供一种基于神经网络权重矩阵缩放控制的存算一体芯片和方法，包括：输入信号转换电路模块、存算单元阵列模块、缩放控制电路模块以及输出信号转换电路模块；存算单元阵列模块中预存的神经网络权重矩阵为原始神经网络权重矩阵对部分列进行整体缩放后得到的；缩放控制电路模块包括多个缩放控制支路，每列存算单元的输出端均连接一缩放控制支路，所述缩放控制支路用于对该列存算单元输出的计算结果进行缩放控制，实现在模拟域中采用模拟电路对缩放控制后的计算结果进行还原，
基于神经网络权重矩阵缩放控制一体芯片方法

[发明专利]一种CMOS感存算一体电路结构-CN202010099311.3有效
发明人：胡绍刚;周桐;邓阳杰;于奇;刘洋 -专利权人：电子科技大学
申请日： 2020-02-18 - 公布日： 2023-05-05 - 主分类号： G06F15/78 文献下载
摘要：本发明公开了一种CMOS感存算一体电路结构。该电路结构包括：CMOS有源相素单元模块、阈值判定电路模块、存算一体电路模块。所述CMOS有源像素单元模块用于将光信号与电信号进行转换；所述阈值判定电路模块用于对像素单元产生的电信号与阈值进行比较判定；所述存算一体电路模块包括：用于存储阈值比较电路输出结果的SRAM存储模块、用于读取相比于现有的存算一体化芯片，本发明再将图像传感技术与存算一体芯片融为一体，能极大地提高对于传感数据的运算速度，且集成度高、结构简单、功耗低。
一种 cmos 感存算一体电路结构