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[发明专利]用于执行分段相加的不经意进位轨道寄存器-CN202080024944.6在审
发明人： C.吉德尼 -专利权人：谷歌有限责任公司
申请日： 2020-03-27 - 公布日： 2021-11-12 - 主分类号： G06N10/00 文献下载
摘要：用于使用一个或多个进位轨道寄存器分段相加到累加寄存器中的方法和装置，其中累加寄存器包括第一多个量子位，每个量子位表示第一二进制数的相应位，并且每个进位轨道寄存器包括表示相应二进制数的多个量子位。在一个方面中，一种方法包括在累加寄存器的相应预定量子位位置将一个或多个进位轨道寄存器分别插入累加寄存器中；在正态下初始化每个进位轨道寄存器的每个量子位；将一个或多个减法运算应用于累加寄存器，其中每个减法运算从累加寄存器的对应部分减去相应进位轨道寄存器的状态；以及使用分段相加将一个或多个输入二进制数添加到累加寄存器中。
用于执行分段相加不经意进位轨道寄存器

[发明专利]用于排列定序器的装置和方法-CN201880060089.7在审
发明人： K·W·哈根 -专利权人：高通股份有限公司
申请日： 2018-08-27 - 公布日： 2020-05-01 - 主分类号： H03K19/00 文献下载
摘要：根据一个方面，定序包括创建独热列表(220)；选择该独热列表的当前字作为独热列表输出(231)；将该独热列表输出与累加寄存器(240)的当前累加寄存器值进行比较，以产生逻辑比较；将逻辑比较输入到累加寄存器(240)，以生成更新的累加寄存器值；以及将更新的累加寄存器状态输出到客户端单元(280)，以启用或禁用客户端单元。
用于排列定序器装置方法

[发明专利]一种实现快速傅立叶变换/离散傅立叶变换的装置及方法-CN201210300484.2在审
发明人：肖海勇 -专利权人：中兴通讯股份有限公司
申请日： 2012-08-22 - 公布日： 2014-03-12 - 主分类号： G06F17/14 文献下载
摘要：发明公开了一种实现快速傅立叶变换/离散傅立叶变换的装置及方法，该装置包括：第一乘法器、第二乘法器、第一加法器、第二加法器、第一复用器、第二复用器、第一累加寄存器、第二累加寄存器和取反控制器，其中：第一加法器用于将第一复用器、第一乘法器、第二乘法器的输出信号累加后输入到第一累加寄存器；第二加法器用于将第二复用器、第一乘法器、第二乘法器的输出信号累加后输入到第二累加寄存器；第一累加寄存器用于将第一加法器的输出信号输出或将其反馈到第一复用器；第二累加寄存器用于将第二加法器的输出信号输出或将其反馈到第二复用器。
一种实现快速傅立叶变换离散装置方法

[发明专利]一种任意波形合成器-CN201310572632.0在审
发明人：田荣侠 -专利权人：田荣侠
申请日： 2013-11-18 - 公布日： 2015-05-27 - 主分类号： H03K3/02 文献下载
摘要：本发明包括全加器、累加寄存器、第一加法器、第二加法器、波形存储器、D/A转换器、低通滤波器，其结构要点全加器、累加寄存器、第一加法器、第二加法器、波形存储器、D/A转换器、低通滤波器依次相连，累加寄存器输出端与全加器输入端相连；累加寄存器和波形存储器采用同一基准时钟。
一种任意波形合成器

[发明专利]一种抑制光纤陀螺反馈驱动电路频繁复位的滞回方法-CN201510951922.5在审
发明人：潘雄;王夏霄;刘鹏程;徐宏杰;郑月;张少博 -专利权人：北京航空航天大学
申请日： 2015-12-17 - 公布日： 2016-05-11 - 主分类号： G01C19/72 文献下载
摘要：所述滞回方法首先累加台阶波信号得到阶梯波信号，当输入角速度较大时阶梯波累加寄存器运算超出有效运算区间而自动溢出发生超级复位，调整阶梯波累加寄存器数值回到有效运算区间内；当阶梯波累加寄存器数值超出有效输出区间发生正常复位时，调整阶梯波累加寄存器数值回到有效输出区间内；当阶梯波累加寄存器数值处于有效输出区间内时，不产生复位。
一种抑制光纤陀螺反馈驱动电路频繁复位方法

[发明专利]一种基于Wallace树的多输入移位求和累加器-CN202111337903.5有效
发明人：常亮;竹子轩;李成龙;林水生;周军 -专利权人：电子科技大学
申请日： 2021-11-10 - 公布日： 2023-10-13 - 主分类号： G06F7/50 文献下载
摘要：本发明属于智能处理器技术领域，具体提供一种基于Wallace树的多输入移位求和累加器，包括：异或门阵列、初始进位向量生成模块、Wallace压缩树、4‑2压缩器、累加寄存器及加法器；本发明通过异或门阵列和初始进位向量生成模块将原码和减法操作一次性转换为补码加法用于Wallace树，提供对多数据格式和加减法的原生支持，节省硬件开销；再基于4‑2压缩器与累加寄存器实现累加，4‑2压缩器将Wallace树的2个输出值与累加寄存器中存储值进行压缩得到2个中间结果、并输出至累加寄存器中更新存储值，节省了对Wallace树结果求和的进位链开销，同时在累加寄存器前移除了全加器进位链，极大地方便了流水线的设计，有利于提高时钟频率和累加效率。
一种基于 wallace 输入移位求和累加器

[发明专利]处理器及其二进制累加方法和计算机可读介质-CN202011307927.1有效
发明人：钱会丹;孙锦鸿 -专利权人：安谋科技（中国）有限公司
申请日： 2020-11-20 - 公布日： 2022-09-16 - 主分类号： G06F7/485 文献下载
摘要：本申请涉及计算机硬件领域，公开了一种处理器及其二进制累加方法和计算机可读介质。本申请中的处理器采用两个加法器进行累加操作，使用低位加法器将二进制操作数与累加寄存器的低位区域中保存数据相加得到累加结果的低位数据，在同一时钟周期中使用高位加法器将二进制操作数对应的符号位扩展数据与累加寄存器的高位区域中保存数据相加，得到累加结果的高位数据。这种方式实现了计算效率的提高，提升了累加运算的计算速度。还通过低位加法器的进位信号和二进制操作数的符号位数据的异或运算结果来控制是否将累加结果的高位数据写入累加寄存器的高位区域，无需在每个时钟周期将累加结果的高位数据写入累加寄存器，降低了累加寄存器的动态功耗
处理器及其二进制累加方法计算机可读介质

[发明专利]GPDSP中面向深度学习的高效计算装置-CN202211256420.7在审
发明人：雷元武;刘胜;郭阳;刘仲;陈小文;鞠鑫;陈胜刚;张洋;曹壮;刘畅;李勇;汪志 -专利权人：中国人民解放军国防科技大学
申请日： 2022-10-13 - 公布日： 2022-12-30 - 主分类号： G06N3/063 文献下载
摘要：本发明公开了一种GPDSP中面向深度学习的高效计算装置，其包括：指令译码单元，根据指令编码，译码出相应的半精度浮点指令；再根据指令类型，发送相应的数据读请求给寄存器文件；并行浮点乘累加单元，由16路并行的半精度乘累加器组成，用于高效执行卷积层计算中的各路卷积计算，将结果写入到累加寄存器中；累加寄存器，由16个半精度累加寄存器组成，分别对应于16路并行半精度乘累加器，用于存放乘加指令初始化的加数操作数或乘累加指令的运算结果
gpdsp 面向深度学习高效计算装置

[实用新型]XIU‑累加寄存器、XIU‑累加寄存器电路、以及电子设备-CN201720569426.8有效
发明人：修黎明 -专利权人：京东方科技集团股份有限公司
申请日： 2017-05-19 - 公布日： 2018-03-16 - 主分类号： G06F7/509 文献下载
摘要：本公开涉及一种XIU‑累加寄存器、XIU‑累加寄存器电路、以及电子设备。该XIU‑累加寄存器包括第一累加单元和第二累加单元；第一累加单元包括第一加法器和第一寄存器；第一加法器用于累加一累加变量的分数位数据，第一寄存器用于存储分数位数据的累加结果以及分数位数据的累加结果的进位数据；第二累加单元包括第二加法器和第二寄存器；第二加法器用于累加该累加变量的整数位数据，第二寄存器用于存储整数位数据的累加结果；其中，第一累加单元的第一寄存器与第二累加单元的第二加法器相连，用于将分数位数据的累加结果的进位数据在下一时钟周期传输至整数位数据以进行累加本公开可提高累加器速度、降低累加器功耗、减小累加器面积。
xiu 累加寄存器电路以及电子设备

[发明专利]采用双向移位寄存器实现的二维神经网络卷积运算系统-CN202210951055.5在审
发明人：张文涵;迟天舒;林建国 -专利权人：嘉兴真与科技有限责任公司
申请日： 2022-08-09 - 公布日： 2022-11-11 - 主分类号： G06N3/063 文献下载
摘要：本发明公开了一种采用双向移位寄存器实现的二维神经网络卷积运算系统，包括N个并行的运算单元、本地数据缓存单元和参数缓存单元，N个运算单元可同时处理水平方向N个相邻的像素数据；本地数据缓存单元可同时加载N个像素数据，且参数缓存单元提供相同的系数；每个运算单元由乘法器、累加寄存器和选项开关组成，乘法器的输入端为像素数据及系数，乘法器的输出端连接累加寄存器的输入端，累加寄存器的另一输入端通过选项开关连接本运算单元、上一级运算单元或下一级运算单元的累加寄存器输出本发明采用并行双向移位寄存器方式实现二维卷积神经网络运算，可在实时图像及视频处理场景下快速高效地完成卷积运算，减少内存占用。
采用双向移位寄存器实现二维神经网络卷积运算系统

[发明专利]基于FPGA的参数可调的线性调频信号产生装置及其产生方法-CN201810342866.9有效
发明人：梁毅;李昕卓;丁金闪;范家赫 -专利权人：西安电子科技大学
申请日： 2018-04-17 - 公布日： 2022-03-22 - 主分类号： G01S13/26 文献下载
摘要：本发明公开了一种基于FPGA的参数可调的线性调频信号产生装置，其思路为：上位机获取四个参数，PS端根据四个参数得到步进频率字△FW、初始频率字FW、初始相位字PW以及脉内时钟周期个数K；频率累加寄存器将FW发送至第一全加器后与△FW相加，得到频率相加结果；DMA控制器控制将△FW发至第一全加器，控制将FW发至频率累加寄存器，控制将PW发至相位累加寄存器，控制将K发至计数器；相位累加寄存器将PW发至第二全加器后与所述频率相加结果相加，得到相位相加结果；CORDIC IP核根据相位累加结果计算线性调频信号的幅度值；D/A转换器将线性调频信号的幅度值数模转换为线性调频信号的模拟信号；计数器根据K确定线性调频信号的模拟信号产生次数。
基于 fpga 参数可调线性调频信号产生装置及其方法

[发明专利]一种有限脉冲响应滤波器-CN201110442668.8有效
发明人：王东琳;尹磊祖;谢少林;汪涛;张志伟 -专利权人：中国科学院自动化研究所
申请日： 2011-12-27 - 公布日： 2012-06-20 - 主分类号： H03H17/02 文献下载
摘要：本发明公开了一种有限脉冲响应FIR滤波器。该FIR滤波器由滤波系数缓冲器、待滤波数据缓冲器、乘法器、累加器、累加寄存器和比较器构成。其中滤波系数缓冲器用来缓冲滤波器中用到的系数，待滤波数据缓冲器用来缓冲待滤波数据，乘法器用来计算单个滤波系数与BS个待滤波数据的乘法结果，累加器用来计算乘法器输出和累加寄存器输出的和，累加寄存器用来存放累加器的结果，比较器的输出用来指示当前累加器的输出是否为滤波输出。本发明FIR滤波器可以达到并行计算的高效率。
一种有限脉冲响应滤波器

[发明专利]乘法和累加电路-CN201980061815.1在审
发明人： S·派瑞克;A·霍桑加迪;B·田;A·西拉萨奥;Y·富;OF·C·费尔南德斯;M·吴;C·H·迪克 -专利权人：赛灵思公司
申请日： 2019-09-05 - 公布日： 2021-04-30 - 主分类号： G06F7/544 文献下载
摘要：累加器电路将累加寄存器的内容和定点数相加为累加值，并将累加值存储在累加寄存器中。
乘法累加电路

[发明专利]一种矩阵计算器及基于该矩阵计算器的全连接层计算方法-CN202011638796.5在审
发明人：林广栋;黄光红;张笑;顾大晔 -专利权人：安徽芯纪元科技有限公司
申请日： 2020-12-31 - 公布日： 2021-04-06 - 主分类号： G06F7/498 文献下载
摘要：本发明提出一种矩阵计算器及基于该矩阵计算器的全连接层计算方法，矩阵计算器包括H行W列乘累加单元，乘累加单元包括乘法器和累加器，在每行乘累加单元上设置一加法树和一行累加寄存器，该加法树用于计算该行乘累加单元当前计算结果的和，并将当前和累加到行累加寄存器；矩阵计算器设置有第一控制电路，用于控制每行的加法树和行累加寄存器在结果矩阵仅有一行或一列时工作；矩阵计算器设置有第二控制电路，用于禁用乘累加单元中的累加器。本发明提出的矩阵计算器能够高效实现矩阵乘法，尤其是结果矩阵有一个维度比较小的情况，例如在结果矩阵仅有一行或一列的情况下，本发明可以高效利用硬件乘法器阵列，达到提高计算效率的作用。
一种矩阵计算器基于连接计算方法

[发明专利]用于捕获和保存中间错误状态数据的系统和方法-CN200810003081.5有效
发明人： D·贝拉齐施;M·比尔西;A·萨波里托;T·J·斯莱盖尔 -专利权人：国际商业机器公司
申请日： 2008-01-18 - 公布日： 2008-07-23 - 主分类号： G06F11/16 文献下载
摘要：一种能够捕获并且保存中间机器错误状态数据的多处理器芯片系统，其中所述系统包括：二级缓存，其中所述二级缓存一般与主级和次级处理内核接口连接；以及至少两个主级错误事件寄存器，其中每个主级错误事件寄存器与各自的处理内核逻辑上相关联此外，至少两个次级错误事件寄存器，其中每个次级错误事件寄存器与各自的处理内核逻辑上相关联；以及至少两个子主级错误累加寄存器，其中每个子主级错误累加寄存器与各自的主级错误事件寄存器和次级错误事件寄存器逻辑上相关联
用于捕获保存中间错误状态数据系统方法

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