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[实用新型]一种DDS信号发生器-CN201820071915.5有效
发明人：孙乔;洪少林;吴忠良 -专利权人：优利德科技(中国)股份有限公司
申请日： 2018-01-17 - 公布日： 2018-09-14 - 主分类号： G06F1/02 文献下载
摘要：本实用新型涉及一种DDS信号发生器，包括：相位累加器，相位寄存器，第一只读存储器，第二只读存储器，减法器，乘法器以及加法器，相位累加器将累加后的频率控制字发送给相位寄存器，由相位寄存器根据输出的相位值在第一只读存储器和第二只读存储器中分别查找第一波形数据以及第二波形数据，减法器计算得到第二波形数据与第一波形数据的差值并发送至乘法器，由乘法器将所述差值与相位寄存器中的相位值相乘并将结果进行右移得到小数值，加法器将所述小数值与第一波形数据相加得到波形输出数据。通过本实用新型的信号发生器在不增加成本，降低硬件设计难度的情况下有效的保证了波形的质量，使波形数据每个时钟周期输出的数据都是变化的。
波形数据相位寄存器只读存储器乘法器本实用新型相位累加器加法器减法器相乘硬件设计难度频率控制字信号发生器波形输出时钟周期输出累加右移相加查找发送保证

[发明专利]使用RAM单元实现的移位寄存器-CN201510140365.9在审
发明人：谢元斌;魏敬法;钟小敏;张阿朋;王小峰 -专利权人：中国电子科技集团公司第二十研究所
申请日： 2015-03-27 - 公布日： 2015-06-24 - 主分类号： G11C19/28 文献下载
摘要：本发明提供了一种使用RAM单元实现的移位寄存器，包括单端口RAM和加1累加器，外部输入的周期性时钟信号连接至加1累加器的时钟输入端和单端口RAM的时钟输入端；加1累加器输出地址信号至单端口RAM；单端口本发明在相同存储容量下成本开销大大低于寄存器。
使用 ram 单元实现移位寄存器

[发明专利]光子计数方法、装置、芯片及设备-CN202310826611.0有效
发明人：赵彦;王天洋;马伯奕 -专利权人：苏州识光芯科技术有限公司
申请日： 2023-07-07 - 公布日： 2023-10-27 - 主分类号： G01S7/483 文献下载
摘要：本申请公开了光子计数方法、装置、芯片及设备，该方法包括：响应于在当次测量中接收到的光子信号，确定各时差区间对应检测到的光子数；将各时差区间对应的上述光子数分别累加至低比特位存储器的相应低比特存储单元中；若检测到存在数据溢出的目标低比特存储单元，则调整进位寄存器中相应进位寄存单元的数值为预设数值；将进位寄存器中各进位寄存单元的数值分别累加至高比特位存储器的相应高比特存储单元中，并将进位寄存器清零；在测量次数达到目标测量次数时，基于各时差区间在低比特位存储器中对应的数据和在高比特位存储器中对应的数据，输出光子计数分布数据。
光子计数方法装置芯片设备

[发明专利]具有用于执行高效3维卷积的存储器布局的神经网络单元-CN201711019626.7有效
发明人： G·葛兰·亨利;金·C·霍克 -专利权人：上海兆芯集成电路有限公司
申请日： 2017-10-27 - 公布日： 2022-02-25 - 主分类号： G06N3/04 文献下载
摘要：一种神经网络单元，将H×W×C输入与F个R×S×C滤波器进行卷积以生成F个Q×P输出。N个处理单元(PU)各自具有寄存器和多路复用寄存器，其中寄存器接收第二存储器的N个字行中的相应字，多路复用寄存器选择性地接收来自第一存储器的N个字行的相应字或从相邻的PU的多路复用寄存器旋转的字。H个第一存储器行保存相应2维输入行片的每一个通道中的B个字的输入块。R×S×C第二存储器保存B个字的滤波器块，每个滤波器块保存滤波器权重的P个副本。B是大于W的N的最小因数。PU块以列‑通道‑行顺序对输入块和滤波器块执行乘法‑累加运算；它们读取输入块的一行并在执行乘法‑累加运算期间围绕N个PU旋转所述行，使得每个PU块在读取另一行之前接收每一个输入块。
具有用于执行高效卷积存储器布局神经网络单元

[发明专利]一种基于乒乓RAM的条带阵列的卷积模块及其运算方法-CN201910791842.6有效
发明人：陈小柏;赖青松 -专利权人：陈小柏
申请日： 2019-08-26 - 公布日： 2023-10-20 - 主分类号： G06F17/15 文献下载
摘要：本发明公开了一种基于乒乓RAM的条带阵列卷积模块及其运算方法，其中所述卷积模块包括直接内存访问模块DMA、DMA控制器、数据分流模块、乒乓RAM、RAM读取模块、条带列阵模块、块累加模块、寄存器模块；所述由；数据经过数据分流模块将特征feature和权重weight分离，然后存入乒乓RAM；所述RAM读取模块从乒乓RAM读取特征feature和权重weight给到条带阵列模块进行运算处理，运算结果经过块累加模块输出；所述寄存器模块用于接收来自中央处理器配置的寄存器控制所述的卷积模块运算。
一种基于乒乓 ram 条带阵列卷积模块及其运算方法

[发明专利]一种对PMF‑FFT加法树的改进方法-CN201611044077.4在审
发明人：李育龙;左启耀;付晶晶;李峰;张燎;刘路;刘峰 -专利权人：北京自动化控制设备研究所
申请日： 2016-11-23 - 公布日： 2017-05-17 - 主分类号： G01S19/30 文献下载
摘要：本发明属于卫星导航接收机信号处理领域，具体涉及一种对PMF‑FFT加法树的改进方法；包括：步骤一、在MN个时钟周期内，将数据d连续送入移位寄存器SRL；步骤二、在完成步骤一后，每经M个时钟周期，进行伪码和数据的乘累加，同时，将一个新的数据d送入移位寄存器SRL；步骤三、N个乘累加结果(S0(k)……Sm(k))完成之后，依次对N个乘累加结果在N个时钟周期内进行累加；本发明通过时分复用，对现有技术加法树方法进行改进，
一种 pmf fft 加法改进方法

[发明专利]深空通信中部分并行输入的右移累加准循环矩阵乘法器-CN201410164069.8在审
发明人：张鹏;刘志文;张燕 -专利权人：荣成市鼎通电子信息科技有限公司
申请日： 2014-04-23 - 公布日： 2014-07-16 - 主分类号： H03M13/11 文献下载
摘要：本发明提供了一种深空通信中部分并行输入的右移累加准循环矩阵乘法器，用于实现CCSDS深空通信标准多码类QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算，该乘法器包括一个对向量段循环右移的2048位移位寄存器、四个预先存储矩阵F中所有循环矩阵生成多项式的生成多项式查找表、四个对移位寄存器内容和生成多项式比特进行标量乘的2048位二进制乘法器、四个对乘积和累加器内容进行模2加的2048位二进制加法器、四个2048位累加器。本发明提供的部分并行输入乘法器兼容所有码类，具有寄存器少、结构简单、功耗小、成本低、工作频率高、吞吐量大等优点。
通信部分并行输入累加循环矩阵乘法器

[发明专利]WPAN中部分并行输入的右移累加准循环矩阵乘法器-CN201410163795.8在审
发明人：张鹏;刘志文;张燕 -专利权人：荣成市鼎通电子信息科技有限公司
申请日： 2014-04-23 - 公布日： 2014-07-16 - 主分类号： H03M13/11 文献下载
摘要：本发明提供了一种WPAN中部分并行输入的右移累加准循环矩阵乘法器，用于实现WPAN标准QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算，该乘法器包括1个对向量段循环右移的21位移位寄存器、2个预先存储矩阵F中所有循环矩阵生成多项式的生成多项式查找表、2个对移位寄存器内容和生成多项式比特进行标量乘的21位二进制乘法器、2个对乘积和累加器内容进行模2加的21位二进制加法器、2个21位累加器。本发明提供的部分并行输入乘法器适用于WPAN标准中的QC-LDPC码，具有寄存器少、结构简单、功耗小、成本低、工作频率高、吞吐量大等优点。
wpan 部分并行输入累加循环矩阵乘法器

[实用新型]一种电能计量潜动控制电路-CN201320096275.0有效
发明人：张伟伟;万巍 -专利权人：深圳市芯海科技有限公司
申请日： 2013-03-01 - 公布日： 2013-07-31 - 主分类号： G01R11/17 文献下载
摘要：本实用新型公开了一种电能计量潜动控制电路，其特征在于该电路包括有第一寄存器和一个异或门，所述第一寄存器连接于功率Power输出端，异或门连接于第一寄存器后，输出clear信号。本实用新型只需要一个寄存器和一个异或门就能实现功率潜动的判断，且只需判断前后相邻功率的符号位是否一致，就可以进行潜动判断，进而控制功率的累加和电能的计量，这样结构简单、易于实现，能够大幅度降低潜动控制成本
一种电能计量控制电路

[实用新型]地面数字电视广播激励器用直接数字式频率合成电路-CN201220624402.5有效
发明人：王斌秀 -专利权人：长治市华望电子电器设备制造有限公司
申请日： 2012-11-23 - 公布日： 2013-05-08 - 主分类号： H03L7/24 文献下载
摘要：本实用新型涉及地面数字电视广播激励器，具体是一种地面数字电视广播激励器用直接数字式频率合成电路。实现了能有效解决山区农村无线电视信号覆盖问题的地面数字电视广播激励器。包括寄存频率控制码的频率控制寄存器、相位累加器、存储正弦查找表的只读存储器ROM、D/A数模转换器和低通滤波器，相位累加器设有频率控制码输入端和时钟信号输入端CLK，频率控制寄存器输出端与相位累加器的频率控制码输入端连接，相位累加器经只读存储器ROM与D/A数模转换器连接，低通滤波器输入端与D/A数模转换器输出端相连，其输出端为合成频率输出端结构合理、简单，使用效果好，输出频率灵活、连续可调，线性好、失真小、杂波干扰少
地面数字电视广播激励器用直接数字式频率合成电路

[发明专利]一种应用于∑－Δ模数转换器的抽取数字滤波器-CN200710075122.7无效
发明人：请求不公布姓名 -专利权人：深圳市海泰康微电子有限公司
申请日： 2007-06-20 - 公布日： 2008-01-23 - 主分类号： H03M1/12 文献下载
摘要：本发明所涉及的适用于∑－ΔADC的抽取数字滤波器，其中包括系数ROM、桶形移位寄存器、累加器、计数器和其他控制逻辑。滤波时，(1)输入比特与滤波器系数相与，(2)对与操作的结果进行累加，(3)在适当的时刻读取累加结果作为滤波器输出。本发明的改进点在于步骤(1)中采用了分布式系数ROM，并通过桶形移位寄存器选取滤波器系数。本发明保存滤波器系数时，只需保存一份，而不象现有设计中需要保存多份，从而节省了大量ROM，使整个抽取数字滤波器占用的资源有较大的减小。
一种应用于转换器抽取数字滤波器

[发明专利]OFDM系统接收端确定同步位置的装置-CN201310723400.0有效
发明人：蒋朱成 -专利权人：卓胜微电子（上海）有限公司
申请日： 2013-12-24 - 公布日： 2015-06-24 - 主分类号： H04L27/26 文献下载
摘要：本发明公开了一种OFDM系统接收端确定同步位置的装置，包括信道时域冲激响应模值寄存器、第一累加器、第二累加器、比较器；信道时域冲激响应模值寄存器用于存储信道时域冲激响应的模值|h(i)|；第一累加器，初始值为0，然后逐步累加|h(j)|的值；第二累加器，初始值为|h(Ncp)|+|h(Ncp+1)|+...+|h(L-1)|，然后逐步减去|h(Ncp+j)|的值；比较器，对每个j，比较第一累加器当前值、第二累加器的当前值,输出同步位置；L为信道时域冲激响应的长度，Ncp为循环冗余前缀长度，L大于Ncp；i
ofdm 系统接收确定同步位置装置

[发明专利]基于共享寄存器的DTMB中LDPC编码器和编码方法-CN201210369923.5有效
发明人：张鹏;蔡超时;万欣 -专利权人：苏州威士达信息科技有限公司
申请日： 2012-09-27 - 公布日： 2013-01-02 - 主分类号： H03M13/11 文献下载
摘要：本发明涉及一种解决DTMB系统中3种不同码率QC-LDPC码编码的方案，其特征在于，所述系统的QC-LDPC码的编码器是基于寄存器共享机制，主要由共享寄存器、多功能移位器、并行滤波器、线性反馈移位寄存器和并行循环左移累加器五部分组成后四个功能模块共用62个b位寄存器。本发明提供的QC-LDPC编码器无需存储器，兼容多码率，编码时间与码率无关，能在明显提高编码速度的同时有效减少逻辑资源需求，具有编码速度快、资源消耗少、功耗小、成本低等优点。
基于共享寄存器 dtmb ldpc 编码器编码方法

[发明专利]具有可重塑之存储器之神经网络单元-CN201711029674.4有效
发明人： G·葛兰·亨利;金·C·霍克;帕尔维兹·帕朗查尔 -专利权人：上海兆芯集成电路有限公司
申请日： 2017-10-27 - 公布日： 2020-09-11 - 主分类号： G06N3/063 文献下载
摘要：存储器装载D个由N个字构成之列与具有log2D位与额外位之地址。N个处理单元中之处理单元J包含第一与第二寄存器，累加器，算术单元与多路复用逻辑电路。算术单元执行运算产生结果储存于累加器。多路复用逻辑电路接收存储器之字J，对于处理单元0至(N/2)‑1并接收存储器之字J+(N/2)。在第一模式，处理单元0至N‑1之多路复用逻辑电路选择存储器之字J输出至处理单元J之第一寄存器。在第二模式，当地址额外位为零，处理单元0至(N/2)‑1之多路复用逻辑电路选择存储器之字J输出至第一寄存器，当地址额外位为一，处理单元0至(N/2)‑1之多路复用逻辑电路选择存储器之字J+(N/2)输出至第一寄存器
具有重塑存储器神经网络单元

[发明专利]执行并飞异运算的方法和系统-CN98800381.3有效
发明人：斯蒂芬·R·克雷曼 -专利权人：网络装置公司
申请日： 1998-02-27 - 公布日： 1999-07-14 - 主分类号： G06F11/10 文献下载
摘要：一个专用处理机和一组盘驱动器连接到相同的总线上;该专用处理机观察对和从盘驱动器的数据传送,并在不需要单独的传送下在对和从盘驱动器传送的数据执行“异”运算。该专用处理机保持一个用于“异”运算的“异”累加器,该累加器记录“异”运算的结果并在处理机的命令下读出该结果。该“异”累加器包括一组用于一组选定的RAID条中的各个RAID条的累加器寄存器。一个存储器(例如按内容寻址的存储器)把一组累加器寄存器和各个选定的RAID条联系起来。
执行运算方法系统