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- [发明专利]减小系统待机状态下时钟电流的控制系统-CN201410156006.8在审
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樊茂
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展讯通信（上海）有限公司
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2014-04-17
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2015-11-25
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G06F1/32
- 本发明涉及电子技术领域，具体涉及一种控制系统。减小系统待机状态下时钟电流的控制系统，包括，第一时钟信号产生电路，用于产生第一组时钟信号；第二时钟信号产生电路，用于产生第二组时钟信号，第一组时钟信号的时钟频率低于第二组时钟信号的时钟频率；选通信号产生电路，用于产生选通信号，第一时钟信号产生电路与第二时钟信号产生电路在选通信号的作用下于设定的系统进入待机模式时向设定的系统提供第一组时钟信号，并于设定的系统于工作模式时向设定的系统提供第二组时钟信号。本发明设置一第一时钟信号产生电路，在不增加系统复杂度的情况下满足系统待机或低功耗状态下的时钟信号的需求，有效降低了系统的时钟静态电流，减少了系统的能耗。
- 减小系统待机状态时钟电流控制系统
- [实用新型]时钟电路以及存储器-CN202022035156.7有效
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林峰
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长鑫存储技术有限公司
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2020-09-15
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2021-02-05
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G11C11/406
- 本实用新型实施例提供一种时钟电路以及存储器，时钟电路包括：数据选通时钟模块，用于接收数据选通时钟信号并传输所述数据选通时钟信号，所述数据选通时钟信号用于控制数据信号的接收和/或发送；系统时钟模块，用于接收系统时钟信号并传输所述系统时钟信号，所述系统时钟信号用于控制命令信号的接收；其中，所述系统时钟模块包括至少两条第一信号传输路径，并被配置为，根据所述数据信号的接收和/或发送速率的不同，采用不同的第一信号传输路径以传输所述系统时钟信号。
- 时钟电路以及存储器
- [发明专利]基站时钟装置、基站系统和时钟同步方法-CN201110023915.0有效
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余卫东;储育红
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华为技术有限公司
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2011-01-21
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2012-07-25
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H04B7/26
- 本发明实施例提供了一种基站时钟装置、基站系统和时钟同步方法。该基站时钟装置包括：基于第一制式的第一制式时钟模块，用于根据第一外部时钟信号，生成第一频率同步时钟信号、第一相位同步信号和第一系统时钟信号，其中该第一系统时钟信号包含上述第一频率同步时钟信号和第一相位同步信号；基于与第一制式不同的第二制式的第二制式时钟模块，用于从第一制式时钟模块接收上述第一频率同步时钟信号和第一相位同步信号，并生成第二系统时钟信号，其中该第二系统时钟信号包含上述第一频率同步时钟信号和第一相位同步信号由此，能够使得不同制式的系统时钟包含相同的频率和相位，从而实现了时钟同步。
- 基站时钟装置系统同步方法
- [发明专利]任意频率时钟产生系统-CN202310064958.6在审
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邬成;陈鹏
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无锡有容微电子有限公司
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2023-01-17
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2023-05-23
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H03L7/085
- 本发明属于时钟电路设计技术领域，具体涉及一种任意频率时钟产生系统。一种任意频率时钟产生系统，包括一系统输入信号、时钟信号产生电路和系统输出信号，时钟信号产生电路产生输出时钟信号作为系统输出信号；还包括：一相位检测电路，检测输出时钟信号的相位非理想特性，得到相位误差信号；一补偿模块，包括相互连接的补偿算法模块和预处理模块，补偿算法模块根据相位误差信号，计算补偿所需的控制信号提供给预处理模块，预处理模块在控制信号的控制下对系统输入信号进行预处理，产生处理后的信号提供给时钟信号产生电路，以实现对时钟信号产生电路的非理想效应的补偿，经过补偿后产生的输出时钟信号直接作为系统输出信号。
- 任意频率时钟产生系统
- [发明专利]一种基于FPGA的时钟频率调整锁相方法-CN201410138458.3在审
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许文;章于飞;管晓权;田永和;叶泂涛;刘长羽;王建鸿;赵妍
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许文
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2014-04-09
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2015-10-14
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H03L7/099
- 本发明公开了一种基于FPGA的时钟频率调整锁相方法，包括了外部标准参考信号输入模块，本地时钟模块，输入信号处理及系统时钟频率调整模块，本地标准时钟信号产生模块，外部标准参考信号输入模块为系统提供标准的参考时钟信号；本地时钟模块为系统提供本地参考时钟；输入信号处理及系统时钟频率调整模块对本地时钟模块提供的时钟信号进行处理，对输入的外部参考信号进行频率、相位的测量，产生时钟频率调整所需的数据；本地标准时钟信号产生模块使用经时钟频率调整模块调整后的时钟来产生本地标志时钟信号，并反馈回时钟频率调整模块，时钟频率调整模块将其与外部参考信号进行比较、计算后，又继续调整系统时钟频率，并最终使本地标准时钟产生模块产生的本地标准信号锁定到外部输入的标准参考信号上。
- 一种基于fpga时钟频率调整方法
- [发明专利]时钟信号监测电路及方法-CN202210757763.5在审
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周亚莉;王吉健;徐红如
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南京英锐创电子科技有限公司
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2022-06-30
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2022-09-06
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H03K5/19
- 本申请涉及一种时钟信号监测电路及方法。所述的电路包括：同步电路，用于将所述系统时钟的时钟域信号同步到参考时钟的时钟域并生成同步信号；计数器电路，与所述同步电路电连接，用于根据计数开始信号开始计数直至预设阈值并生成错误采样信号；复位同步电路，与所述计数器电路电连接，用于根据所述系统时钟生成时钟有效标志；错误标志产生电路，与所述复位同步电路及所述计数器电路均电连接，用于根据所述错误采样信号及时钟错误信号生成时钟丢失信号；其中，所述时钟错误信号为所述时钟有效标志的取反信号，所述系统根据所述时钟丢失信号做出预设报警动作。采用本电路能够实现时钟丢失检测，避免由于电路系统使用的时钟丢失而不能维持系统操作。
- 时钟信号监测电路方法
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