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[发明专利]延迟锁相环电路-CN200910197821.8无效
发明人：段新东 -专利权人：上海宏力半导体制造有限公司
申请日： 2009-10-28 - 公布日： 2010-04-21 - 主分类号： H03L7/085 文献下载
摘要：本发明公开一种延迟锁相环电路，该延迟锁相环电路包括鉴相电路、电荷泵以及压控延迟线，该鉴相电路包括一防错锁电路和一鉴相器，其通过将该防错锁电路输出端耦合至该鉴相器，通过该防错锁电路使该鉴相器在电路启动时延迟一个脉冲，解决了延迟锁相环电路在启动时鉴相器反馈输入信号延时小于0.5TCLK会出现错误锁定的问题。
延迟锁相环电路

[发明专利]延迟锁相环电路-CN201810537206.6在审
发明人：张宁;王志利 -专利权人：上海华力集成电路制造有限公司
申请日： 2018-05-30 - 公布日： 2018-12-04 - 主分类号： H03L7/081 文献下载
摘要：本发明涉及一种延迟锁相环电路，涉及电子电路技术，该延迟锁相环电路包括一压控延迟线电路，所述压控延迟线电路包括N级级联的压控延迟线单元，其中N≥2，每一所述压控延迟线单元包括两个串联的第一延迟单元和第二延迟单元，所述第一延迟单元和第二延迟单元均包括一延迟时间控制单元，所述延迟时间控制单元包括至少一开关电容单元，所述开关电容单元中的开关管接收一电压控制信号；以满足延迟锁相环的工作频率范围及动态性能指标的要求。
延迟单元延迟锁相环电路延迟时间控制单元压控延迟线电路开关电容单元压控延迟线电压控制信号电子电路技术动态性能指标延迟锁相环工作频率开关管级联串联

[发明专利]用于延迟锁相环的延迟线构造方法、装置、设备及介质-CN202310141764.1在审
发明人：张宇;邱进超;王凛 -专利权人：山东云海国创云计算装备产业创新中心有限公司
申请日： 2023-02-17 - 公布日： 2023-06-23 - 主分类号： H03L7/10 文献下载
摘要：本发明涉及锁相环技术领域，尤其涉及一种用于延迟锁相环的延迟线构造方法、用于延迟锁相环的延迟线构造装置、与用于延迟锁相环的延迟线构造方法和用于延迟锁相环的延迟线构造装置相关的计算机设备及计算机可读存储介质用于延迟锁相环的延迟线构造方法包括以下步骤：利用逻辑门搭建多个延迟单元；将多个延迟单元依次级联形成延迟线。本发明所述的用于延迟锁相环的延迟线构造方法和用于延迟锁相环的延迟线构造装置先利用逻辑门搭建多个延迟单元，再将多个延迟单元依次级联形成延迟线，相比于模拟电路设计的延迟单元在设计和芯片生产上更容易，延迟单元面积更小，更节省布局空间，并且此方法设计的延迟单元所构成的延迟锁相环具有更好的相位噪声性能。
用于延迟锁相环延迟线构造方法装置设备介质

[发明专利]延迟锁相环电路和操作延迟锁相环电路的方法-CN201811477934.9在审
发明人：金相谦;尹元柱;姜锡龙;张豪埈 -专利权人：三星电子株式会社
申请日： 2018-12-05 - 公布日： 2019-06-18 - 主分类号： H03L7/081 文献下载
摘要：公开延迟锁相环电路和操作延迟锁相环电路的方法。一种延迟锁相环电路包括：占空比检测器，被配置为检测时钟信号的占空比，并基于检测的占空比确定是否执行粗略占空比校正；和延迟锁相环核。延迟锁相环核被配置为：根据占空比检测器的确定，选择性地对所述时钟信号执行粗略占空比校正，在与粗略占空比校正被执行的第二时间段不同的第一时间段期间对所述时钟信号执行粗略锁相，并对所述时钟信号执行精细占空比校正和精细锁相
占空比校正时钟信号延迟锁相环电路占空比检测器锁相环电路延迟锁相环操作延迟时间段精细占空比确定占空比检测配置

[实用新型]延迟锁相环电路和芯片-CN202121478135.0有效
发明人：张少勇 -专利权人：深圳市盈和致远科技有限公司
申请日： 2021-06-30 - 公布日： 2022-02-18 - 主分类号： H03L7/08 文献下载
摘要：本实用新型公开一种延迟锁相环电路和芯片，延迟锁相环电路包括：延迟锁相环模块以及第一延迟线模块；所述延迟锁相环模块具有与时钟信号连接的第一输入端和用于控制所述时钟信号延迟输出的第一控制端；所述第一延迟线模块具有第二控制端、第二输出端以及用于输入突发信号的第二输入端，所述第二控制端与所述第一控制端电连接，以使所述突发信号经过所述延迟锁相环模块的延迟周期从所述第二输出端输出。本申请旨在传输突发信号时实现突发信号的无失真延迟输出。
延迟锁相环电路芯片

[发明专利]一种保护电路、保护方法和半导体存储器-CN202211363645.2在审
发明人：杨杰 -专利权人：长鑫存储技术有限公司
申请日： 2022-11-02 - 公布日： 2023-03-07 - 主分类号： H02H9/04 文献下载
摘要：本公开实施例提供了一种保护电路、保护方法和半导体存储器，该保护电路包括电源模块、开关模块和延迟锁相环模块，其中：开关模块的一端与电源模块连接，开关模块的另一端与延迟锁相环模块连接，开关模块的控制端接收模式控制信号，模式控制信号用于控制开关模块在老化模式下处于关断状态，以使电源模块与延迟锁相环模块断开连接。这样，通过开关模块的控制端接收模式控制信号，使其在老化模式下处于关断状态，以使电源模块与延迟锁相环模块断开连接，从而可以避免延迟锁相环模块进行电压加速，能够实现延迟锁相环模块在负偏压温度不稳定性效应下的保护
一种保护电路方法半导体存储器

[发明专利]一种基于过采样结构的改进型时钟数据信号恢复电路-CN201410570890.X在审
发明人：易晶晶;邵屹峰;王岳;刘明 -专利权人：京微雅格（北京）科技有限公司
申请日： 2014-10-22 - 公布日： 2016-05-18 - 主分类号： H03L7/099 文献下载
摘要：一种基于过采样结构的改进型时钟数据信号恢复电路，其特征在于，所述电路包括：锁相环，第一延迟锁相环组，多相数据信号采集器组，第二延迟锁相环组，以及鉴相器；锁相环的输入端接收第一时钟信号；将其频率降低为原来的二分之一，获取第二时钟信号；输出端连接第一延迟锁相环组，第a个延迟锁相环延迟360°×(a-1)/n相位后，输出第二时钟信号；并且将其分别输出到m个多相数据信号采集器对应的第a个输入端口；第一多相数据信号采集器接收数据信号；第b个多相数据信号采集器与第b+1个多相数据信号采集器之间通过第二延迟锁相环组中的第b个延迟锁相环连接；第m个多相数据信号采集器连接鉴相器。
一种基于采样结构改进型时钟数据信号恢复电路

[发明专利]延迟锁相环、延迟锁相环控制方法及电子设备-CN202210043659.X在审
发明人：谷银川 -专利权人：长鑫存储技术有限公司
申请日： 2022-01-14 - 公布日： 2023-07-25 - 主分类号： H03L7/081 文献下载
摘要：本公开是关于一种延迟锁相环、延迟锁相环控制方法及电子设备，涉及集成电路技术领域。该延迟锁相环包括：副通路，用于将输入时钟信号进行分频产生分频时钟信号，在延迟锁相环锁定过程中，对具有第一频率的分频时钟信号进行调整获得输出时钟信号；在延迟锁相环锁定处于待机状态的情况下，调整分频时钟信号具有第二频率本公开可以降低延迟锁相环的功耗。
延迟锁相环控制方法电子设备

[发明专利]延迟锁相环和驱动延迟锁相环的方法-CN201010148074.1有效
发明人：高在弘;卢镐学;金度润 -专利权人：三星电子株式会社
申请日： 2010-03-24 - 公布日： 2010-10-27 - 主分类号： H03L7/08 文献下载
摘要：提供一种延迟锁相环和驱动延迟锁相环的方法，所述延迟锁相环(DLL)具有脉冲宽度检测电路。所述DLL包括脉冲宽度检测电路和延迟电路。脉冲宽度检测电路接收参考时钟信号，检测参考时钟信号的脉冲宽度，并将检测结果输出为脉冲宽度检测结果信号。延迟电路接收并延迟参考时钟信号，并将延迟的参考时钟信号输出为输出时钟信号。延迟电路从脉冲宽度检测电路接收脉冲宽度检测结果信号，并响应于脉冲宽度检测结果信号控制参考时钟信号的时间延迟。
延迟锁相环驱动方法

[发明专利]延迟锁相环、锁相方法、多相位时钟生成电路及电子设备-CN202010296546.1有效
发明人：孙昊鑫;梁利平;王志君;管武;洪钦智 -专利权人：中国科学院微电子研究所
申请日： 2020-04-15 - 公布日： 2022-11-11 - 主分类号： H03L7/08 文献下载
摘要：本发明公开一种延迟锁相环、锁相方法、多相位时钟生成电路及电子设备，涉及电路技术领域，通过相位合成电路的辅助来获得多个时钟相位不同的输出信号，降低延迟锁相环所具有的本征延时，从而提高延迟锁相环的工作频率和分辨率延迟锁相环包括延时线电路、相位合成电路、鉴相器和控制电路。相位合成电路根据延时线电路延时前后的信号输出相位不同的至少两个输出信号。控制电路还用于根据鉴相结果的跳变信息和鉴相结果确定处于工作状态时，更新向延时线电路提供的延时控制信号；根据鉴相结果的跳变信息确定处于锁定状态时，输出锁定信号；根据鉴相结果和延时控制信号确定处于失锁状态时本发明提供的延迟锁相环应用于电子设备中。
延迟锁相环方法多相时钟生成电路电子设备

[发明专利]快速锁定的延迟锁相环-CN201310236138.7有效
发明人：宁宁;胡勇;杨畅;陈文斌;李靖;吴霜毅;于奇 -专利权人：电子科技大学
申请日： 2013-06-14 - 公布日： 2013-09-18 - 主分类号： H03L7/08 文献下载
摘要：本发明解决了现有实现延迟锁相环快速锁定的方法需要增加充（放）电支路，导致电荷泵电路相对复杂，且引入多余噪声的问题，提供了一种快速锁定的延迟锁相环，其技术方案可概括为：快速锁定的延迟锁相环，包括参考时钟输入端、鉴相器、电荷泵、低通滤波器及电压控制延迟线，电压控制延迟线包括反馈时钟输出端，其特征在于，还包括锁定检测电路，所述锁定检测电路与参考时钟输入端连接，并与反馈时钟输出端连接，向电荷泵输出预置信号。本发明的有益效果是，在不增加电荷泵的电路复杂度的情况下，实现快速锁定的延迟锁相环，不会引入多余噪声，适用于延迟锁相环。
快速锁定延迟锁相环

[发明专利]一种时钟校正电路和存储器-CN202311006147.7在审
发明人：秦彬瑜;赵高伟 -专利权人：浙江力积存储科技有限公司
申请日： 2023-08-10 - 公布日： 2023-09-12 - 主分类号： G11C11/4074 文献下载
摘要：本公开的实施例提供一种时钟校正电路和存储器，包括：延迟锁相环电路和占空比校正电路；其中，延迟锁相环电路，接收外部时钟信号和反馈时钟信号，并根据外部时钟信号和反馈时钟信号的相位差，调节延迟锁相环电路中的第一可调延迟电路，以使反馈时钟信号与所述外部时钟信号在每个时钟周期的初始相位相同，以及输出内部时钟信号至占空比校正电路；占空比校正电路，根据接收的延迟锁相环电路输出的内部时钟信号，确定内部时钟信号对应的占空比，并根据占空比调整占空比校正电路中的第二可调延迟电路
一种时钟校正电路存储器

[发明专利]弥补注入锁定的装置及方法-CN201180015959.7有效
发明人：塞缪尔·G·斯蒂芬斯;肯尼斯·R·伯奇 -专利权人：飞思卡尔半导体公司
申请日： 2011-02-23 - 公布日： 2012-12-12 - 主分类号： H03L7/081 文献下载
摘要：电路（10、90、100）以及方法（70）具有处理单元（28）、用于提供主时钟的主时钟发生器（12）和多个锁相环（14、16、18），每个提供相应的时钟信号。多个动态变量延迟电路（30、32、34）中的每个都具有多个预设延迟量。时钟电路（20、22、24）被耦合到由相应锁相环提供的相应时钟信号。性能检测器（102）被耦合以接收所述时钟信号，用于对多个锁相环（82）中的至少一个锁相环确定安静区的中心。该锁相环被关闭以及开启（86），并且多个动态变量延迟电路中的相应动态变量延迟电路被设定为具有新的预设延迟值，其将主时钟的沿调整至允许所述数据处理系统在所述安静区的中心附近运行的位置（82、84）。
弥补注入锁定装置方法

[发明专利]具有降低的VCO牵引的发射机-CN202180004973.0在审
发明人：艾哈迈德·埃米拉;费萨尔·侯赛因;埃斯梅尔·巴巴克普尔·纳鲁斯 -专利权人：深圳市汇顶科技股份有限公司
申请日： 2021-01-08 - 公布日： 2022-04-01 - 主分类号： H03L7/16 文献下载
摘要：一种发射机电路包括：锁相环电路，具有指示该锁相环电路的运行状态的一个或多个运行特性。该锁相环电路被配置为生成频率信号。该发射机电路还包括功率放大器，被配置为根据该频率信号，用驱动信号选择性地驱动天线；以及可编程延迟电路，被配置为可控制地延长由锁相环电路生成的频率信号和功率放大器的驱动信号之间的传播延迟。该可编程延迟电路被编程为使该锁相环电路的特定运行特性的第一值基本上等于该锁相环电路的运行特性的第二值。该第一值在该功率放大器不驱动该天线的情况下被测量。该第二值在该功率放大器驱动该天线的情况下被测量。
具有降低 vco 牵引发射机

[发明专利]四通道并行时钟数据恢复电路-CN200510094028.7无效
发明人：刘永旺;王志功 -专利权人：东南大学
申请日： 2005-08-26 - 公布日： 2006-03-22 - 主分类号： H03L7/08 文献下载
摘要：四通道并行时钟数据恢复电路是一种用于实现并行光通信系统接收端的时钟数据恢复功能的电路。它包括一个时钟恢复锁相环，三个数据延迟锁相环和一个数据恢复电路。第二通道输入数据接时钟恢复锁相环输入端，时钟恢复锁相环输出全局时钟信号，全局时钟与第二通道输入数据对齐。全局时钟接3个数据延迟锁相环的时钟输入端，其它3个通道输入数据接3个数据延迟锁相环的数据输入端，3个数据恢复锁相环将3路数据信号均与全局时钟对齐，从而实现4路数据的对齐。4路对齐数据接数据恢复电路数据数据输入端，全局时钟接其时钟输入端接收，最终输出4路位同步的数据信号和一个全局时钟信号。
通道并行时钟数据恢复电路

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