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[发明专利]全数字锁相环-CN201210128328.2有效
发明人：张湘辉;詹景宏;谢秉谕 -专利权人：联发科技股份有限公司
申请日： 2008-10-16 - 公布日： 2012-08-29 - 主分类号： H03L7/085 文献下载
摘要：本发明涉及全数字锁相环。该全数字锁相环包含时间数字转换器模块，该时间数字转换器模块包含：相位频率检测器与逻辑单元。其中该时间数字转换器模块用来根据所述启动信号或停止信号输出循环信号与数据信号。本发明的全数字锁相环可以通过产生的循环信号与数据信号，来修正时间数字转换解码器中的误差，从而大幅减少时间数字转换解码器中的错误。
数字锁相环

[发明专利]全数字锁相环-CN201210075745.5有效
发明人：张湘辉 -专利权人：联发科技股份有限公司
申请日： 2008-10-16 - 公布日： 2012-07-25 - 主分类号： H03L7/085 文献下载
摘要：本发明提供一种全数字锁相环，包含数字环路滤波器及跨越数字环路滤波器的调制器。调制器包含第一累加器、累加器放大器及调制放大器。第一累加器包含输入端，第一累加器的输入端接收调制信号。累加器放大器包含输入端与输出端，累加器放大器的输入端耦接于第一累加器的输出端，且累加器放大器的输出端耦接于数字环路滤波器的输入端。调制放大器包含输入端与输出端，调制放大器的输入端接收调制信号，且调制放大器的输出端耦接于数字环路滤波器的输出端。全数字锁相环用于直接频率调制。上述全数字锁相环能够大幅减少切换噪声，并且有助于芯片面积降低与进程迁移。
数字锁相环

[发明专利]全数字锁相环-CN200810169985.5有效
发明人：张湘辉 -专利权人：联发科技股份有限公司
申请日： 2008-10-16 - 公布日： 2009-04-22 - 主分类号： H03L7/085 文献下载
摘要：本发明提供一种全数字锁相环，包含数字环路滤波器及跨越数字环路滤波器的调制器。调制器包含第一累加器、累加器放大器及调制放大器。第一累加器包含输入端，第一累加器的输入端接收调制信号。累加器放大器包含输入端与输出端，累加器放大器的输入端耦接于第一累加器的输出端，且累加器放大器的输出端耦接于数字环路滤波器的输入端。调制放大器包含输入端与输出端，调制放大器的输入端接收调制信号，且调制放大器的输出端耦接于数字环路滤波器的输出端。全数字锁相环用于直接频率调制。上述全数字锁相环能够大幅减少切换噪声，并且有助于芯片面积降低与进程迁移。
数字锁相环

[发明专利]全数字锁相环-CN202110863975.7在审
发明人：李锺硕;金永福;孙忠焕;吴锡载;贾艺株 -专利权人：硅工厂股份有限公司
申请日： 2021-07-29 - 公布日： 2022-02-18 - 主分类号： H03L7/099 文献下载
摘要：本公开内容公开了一种全数字锁相环。全数字锁相环可包括：时间‑数字转换电路、数字环路滤波器、数控振荡器以及分频器，其中，数字转换电路配置为将参考信号和反馈信号之间的相位差转换为相应的数字值，并输出与相应的数字值相对应的第一数据信号和第二数据信号；数字环路滤波器配置为选择第一数据信号和第二数据信号中的一个作为有效数据，并通过对有效数据和第一寄存器信号进行运算来输出控制信号；数控振荡器配置为生成振荡信号并响应于控制信号控制振荡信号的频率；以及分频器配置为对振荡信号进行分频并将反馈信号输出到时间‑数字转换电路。
数字锁相环

[实用新型]全数字锁相环-CN02283590.3无效
发明人：陈后鹏 -专利权人：上海贝岭股份有限公司
申请日： 2002-12-25 - 公布日： 2003-12-31 - 主分类号： H03L7/06 文献下载
摘要：一种全数字锁相环装置包含一个鉴频鉴相器、一个上升/下降计数器、一个增/减检测器，一个分频器，在鉴频鉴相器与上升/下降计数器之间，还连接一个具有快速采样功能的电荷泵电路和具有稳定输出时钟的2个相同的迟滞窗口电路
数字锁相环

[发明专利]环路增益校准方法-CN201210229664.6有效
发明人：张湘辉;汪炳颖;詹景宏;谢秉谕 -专利权人：联发科技股份有限公司
申请日： 2008-10-16 - 公布日： 2012-10-17 - 主分类号： H03L7/085 文献下载
摘要：本发明提供全数字锁相环、环路频宽校准方法与环路增益校准方法。一种环路频宽校准方法，用于全数字锁相环。环路频宽校准方法包含根据全数字锁相环的时间数字转换器的增益、数控振荡器的增益或时间数字转换器的增益与数控振荡器的增益二者的组合，通过调整全数字锁相环的比例式路径模块的放大器的增益，来校准全数字锁相环的环路频宽上述环路频宽校准方法达到精确校准全数字锁相环的环路频宽的效果。
环路增益校准方法

[发明专利]全数字锁相环、环路频宽校准方法与环路增益校准方法-CN200810169984.0有效
发明人：张湘辉;汪炳颖;詹景宏;谢秉谕 -专利权人：联发科技股份有限公司
申请日： 2008-10-16 - 公布日： 2009-04-22 - 主分类号： H03L7/08 文献下载
摘要：本发明提供全数字锁相环、环路频宽校准方法与环路增益校准方法。一种环路频宽校准方法，用于全数字锁相环。环路频宽校准方法包含根据全数字锁相环的时间数字转换器的增益、数控振荡器的增益或时间数字转换器的增益与数控振荡器的增益二者的组合，通过调整全数字锁相环的比例式路径模块的放大器的增益，来校准全数字锁相环的环路频宽上述环路频宽校准方法达到精确校准全数字锁相环的环路频宽的效果。
数字锁相环环路频宽校准方法增益

[发明专利]全数字锁相环系统及全数字锁相环的频率校准方法-CN202110094634.8在审
发明人：黄金煌 -专利权人：北京紫光青藤微系统有限公司
申请日： 2021-01-25 - 公布日： 2021-06-08 - 主分类号： H03L7/099 文献下载
摘要：本发明公开了一种全数字锁相环系统及全数字锁相环的频率校准方法，其中，全数字锁相环系统包括全数字锁相环，用于在校准阶段分别根据载波频率信号和晶体频率信号相应生成对应环路锁定时的第一控制码和第二控制码，以及在正常工作阶段根据晶体频率信号和第二频率放大倍数生成目标输出频率信号该全数字锁相环系统及全数字锁相环的频率校准方法能够跟踪晶体频率，输出符合系统要求的频率信号，降低了在载波受干扰或者无载波时全数字锁相环输出的频率精度下降的风险。
数字锁相环系统频率校准方法

[发明专利]误差补偿方法、数字相位误差消除模块与全数字锁相环-CN200810169987.4有效
发明人：张湘辉;谢秉谕;詹景宏 -专利权人：联发科技股份有限公司
申请日： 2008-10-16 - 公布日： 2009-04-22 - 主分类号： H03L7/08 文献下载
摘要：本发明涉及误差补偿方法、数字相位误差消除模块与全数字锁相环。一种误差补偿方法，用于全数字锁相环，误差补偿方法包含：决定补偿误差；及加入补偿误差，以补偿全数字锁相环中的误差。上述误差补偿方法达到减少全数字锁相环中的误差的效果。
误差补偿方法数字相位消除模块锁相环

[发明专利]全数字锁相环和操作全数字锁相环的方法-CN201410092976.6有效
发明人：朴宰琎;张泰光;幸楠 -专利权人：三星电子株式会社
申请日： 2014-03-13 - 公布日： 2018-09-18 - 主分类号： H03L7/099 文献下载
摘要：提供一种全数字锁相环和操作全数字锁相环的方法，所述方法包括：使用搜索窗检测全数字锁相环的反馈信号中的相变；基于检测结果，控制全数字锁相环的闭环带宽。
数字锁相环操作方法

[发明专利]网同步可集成从时钟锁相环-CN02115742.1无效
发明人：陈为怀;樊少杰;李兆训 -专利权人：陈为怀;樊少杰;李兆训
申请日： 2002-04-19 - 公布日： 2003-10-29 - 主分类号： H03L7/08 文献下载
摘要：本发明涉及一种用于SDH传送网各级同步单元、CDMA基站时间频率同步设备、数字同步网及程控交换机各级从时钟中的网同步可集成从时钟锁相环。该从时钟锁相环为由一个松耦合全数字锁相环和一个窄带模拟锁相环交叉连接组成的双环从时钟锁相环，输入基准信号加到全数字锁相环的输入端，全数字锁相环的输出信号用作模拟锁相环输入，模拟锁相环输出作为从时钟锁相环的输出，两个锁相环共用一个高稳恒温压控晶体振荡器VCXO，全数字锁相环用模拟锁相环中的高稳恒温压控晶体振荡器VCXO作频率源分别加到脉冲加减电路、K计数电路和数据采集处理电路作内部时钟。
同步集成时钟锁相环

[发明专利]可变相位累加器电路结构的全数字锁相环及锁相控制方法-CN201910163527.9在审
发明人：单长虹;杨檬玮;董招辉;田帆;王丽君;赵宇红;陈忠泽;邓贤君 -专利权人：南华大学
申请日： 2019-03-05 - 公布日： 2019-05-03 - 主分类号： H03L7/093 文献下载
摘要：可变相位累加器电路结构的全数字锁相环及锁相控制方法，所述的全数字锁相环包括数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块。数字环路滤波器模块和数控振荡器模块分别包括第一可变相位累加器、第二可变相位累加器，利用电子设计自动化技术完成各个模块电路的设计。通过采用可变相位累加器电路结构对全数字锁相环的电路结构进行优化，拓宽了全数字锁相环电路的锁相范围，提高了锁相频率，降低了系统的总功耗，并且不会增加FPGA芯片内部的逻辑资源。本发明具有锁相速度快、锁定频率范围宽、功耗低等优点，可将其作为锁相电路模块嵌入到不同的系统芯片中，具有十分广泛的用途。
全数字锁相环可变相位累加器电路数控振荡器模块数字环路滤波器锁相控制累加器电子设计自动化缓冲寄存器数字鉴相器电路结构逻辑资源模块电路锁相电路锁相频率系统芯片总功耗功耗嵌入电路锁定优化

[实用新型]应用全数字锁相环的数字抖动衰减器电路-CN02288213.8无效
发明人：陈后鹏 -专利权人：上海贝岭股份有限公司
申请日： 2002-12-11 - 公布日： 2003-12-24 - 主分类号： H04L7/00 文献下载
摘要：本实用新型设计了一种应用全数字锁相环的数字抖动衰减器电路。包括时钟/数据恢复电路、CDR控制电路、弹性存储电路和全数字锁相环电路。时钟/数据恢复电路从输入数据中提取时钟信号，并控制输入数据依次写入弹性存储电路；全数字锁相环产生基准时钟，控制数据依次移出弹性存储电路；弹性存储电路由三级寄存器构成，寄存器数据长度可为8，16，32位。由于全数字锁相环产生一种基准时钟信号，消除了传输线中随机的相位移动，实现了数据去抖动的功能。
应用数字锁相环抖动衰减器电路

[发明专利]全数字锁相环的锁定方法及全数字锁相环电路-CN201911115071.5在审
发明人：马磊;熊廷文;曾毅;钱哲弘 -专利权人：芯原微电子（上海）股份有限公司;芯原控股有限公司
申请日： 2019-11-14 - 公布日： 2020-02-28 - 主分类号： H03L7/093 文献下载
摘要：本发明提供一种全数字锁相环的锁定方法及全数字锁相环电路，获取环路相位差，基于环路相位差产生振荡调谐字；基于振荡调谐字调整全数字锁相环输出信号的频率，并基于全数字锁相环输出信号更新环路相位差，重新调整全数字锁相环输出信号的频率
数字锁相环锁定方法电路

[实用新型]可变相位累加器电路结构的全数字锁相环-CN201920274977.0有效
发明人：单长虹;杨檬玮;董招辉;田帆;王丽君;赵宇红;陈忠泽;邓贤君 -专利权人：南华大学
申请日： 2019-03-05 - 公布日： 2020-02-18 - 主分类号： H03L7/093 文献下载
摘要：可变相位累加器电路结构的全数字锁相环，所述的全数字锁相环包括数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块。数字环路滤波器模块和数控振荡器模块分别包括第一可变相位累加器、第二可变相位累加器，利用电子设计自动化技术完成各个模块电路的设计。通过采用可变相位累加器电路结构对全数字锁相环的电路结构进行优化，拓宽了全数字锁相环电路的锁相范围，提高了锁相频率，降低了系统的总功耗，并且不会增加FPGA芯片内部的逻辑资源。本实用新型具有锁相速度快、锁定频率范围宽、功耗低等优点，可将其作为锁相电路模块嵌入到不同的系统芯片中，具有十分广泛的用途。
可变相位累加器电路结构数字锁相环

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