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[实用新型]带预加法器架构的TD‑FPGA-CN201720180928.1有效
发明人：唐春;孙志波;赵君青 -专利权人：四川迅芯电子科技有限公司
申请日： 2017-02-27 - 公布日： 2017-10-31 - 主分类号： G06F17/50 文献下载
摘要：本实用新型公开了一种带预加法器架构的TD‑FPGA，包括预加法器、乘法器、乘法寄存器、第一触发器、第二触发器、第三触发器、第四触发器、第五触发器和第六触发器；第一触发器和第二触发器的信号输出端均与预加法器的信号输入端连接，预加法器与第五触发器的信号输入端连接；第三触发器的信号输出端和第四触发器的信号输出端均与第六触发器的信号输入端连接；第五触发器的信号输出端和第六触发器的信号输出端均与乘法器的信号输入端连接，乘法器的信号输出端与乘法寄存器的信号输入端连接，乘法寄存器的信号输出端作为整个FPGA的信号输出端。采用含预加法器架构的FPGA，可降低芯片功耗并减少逻辑门占用，在做滤波器设计时，能够提高运算效率达到50％。
加法器架构 td fpga

[发明专利]多位触发器和扫描链电路-CN201510556938.6有效
发明人：金珉修;马修·S·贝尔津十;金锺宇 -专利权人：三星电子株式会社
申请日： 2015-09-02 - 公布日： 2020-06-12 - 主分类号： H03K3/012 文献下载
摘要：提供了一种多位触发器和扫描链电路。一种多位触发器包括共享时钟信号的多个多位触发器块。每个多位触发器块包括单个反相器和多个触发器。单个反相器通过将时钟信号反相来产生反相时钟信号。每个触发器包括主锁存部和从锁存部，并且每个触发器基于时钟信号和反相时钟信号来操作主锁存部和从锁存部。这里，触发器在时钟信号的上升沿被触发。因此，作为主从触发器进行操作的多位触发器可使在时钟信号传输所经过的时钟路径中发生的功耗最小化(或减少该功耗)。
触发器扫描电路

[发明专利]一种小分频系数的多相多模分频电路-CN201110440805.4有效
发明人：覃正才 -专利权人：上海贝岭股份有限公司
申请日： 2011-12-23 - 公布日： 2012-04-25 - 主分类号： H03K23/66 文献下载
摘要：本发明公开了一种小分频系数的多相多模分频电路，包括两个控制端和四个D触发器，其中，第三个D触发器和第四个D触发器的输出信号的“与非”逻辑信号作为第一个D触发器的输入信号；第一个控制端的控制信号和所述第三个D触发器的输出信号的“与非”逻辑信号与所述第一个D触发器的输出信号的逻辑与作为第二个D触发器的输入信号；所述第二个D触发器的输出信号作为所述第三个D触发器的输入信号；所述第三个D触发器的输出信号的逻辑非和第二个控制端的控制信号的“与非”逻辑信号作为所述第四个D触发器的输入信号；所述第一个D触发器的输出信号作为所述多相多模分频电路的输出信号。
一种分频系数多相电路

[实用新型]一种小分频系数的多相多模分频电路-CN201120550550.2有效
发明人：覃正才 -专利权人：上海贝岭股份有限公司
申请日： 2011-12-23 - 公布日： 2012-10-24 - 主分类号： H03K23/66 文献下载
摘要：本实用新型公开了一种小分频系数的多相多模分频电路，包括两个控制端和四个D触发器，其中，第三个D触发器和第四个D触发器的输出信号的“与非”逻辑信号作为第一个D触发器的输入信号；第一个控制端的控制信号和所述第三个D触发器的输出信号的“与非”逻辑信号与所述第一个D触发器的输出信号的逻辑与作为第二个D触发器的输入信号；所述第二个D触发器的输出信号作为所述第三个D触发器的输入信号；所述第三个D触发器的输出信号的逻辑非和第二个控制端的控制信号的“与非”逻辑信号作为所述第四个D触发器的输入信号；所述第一个D触发器的输出信号作为所述多相多模分频电路的输出信号。
一种分频系数多相电路

[发明专利]一种基于TFET的主从触发器-CN202111307187.6在审
发明人：卢文娟;赵宇昕;彭春雨;朱志国;吴秀龙;蔺智挺;陈军宁 -专利权人：安徽大学;合肥市微电子研究院有限公司
申请日： 2021-11-05 - 公布日： 2022-02-15 - 主分类号： H03K3/3562 文献下载
摘要：本发明公开了一种基于TFET的主从触发器，包括主触发器和从触发器；主触发器包括五个NTFET晶体管和五个PTFET晶体管，这五个NTFET晶体管依次记为N1～N5，这五个PTFET晶体管依次记为P1～P5；该主从触发器的触发器信号输入端D作为主触发器信号输入；从触发器包括五个NTFET晶体管和五个PTFET晶体管，这五个NTFET晶体管依次记为N6～N10，这五个PTFET晶体管依次记为P6～P10；主触发器信号输出端Q1作为从触发器信号输入；从触发器信号输出为该主从触发器的触发器信号输出端Q。本发明可以提高数据传输的稳定性，解决了TFET应用在传统传输门触发器的数据传输稳定性问题。
一种基于 tfet 主从触发器

[发明专利]高速异步双模预分频器及其控制方法、电子设备-CN202311061943.0在审
发明人：张文通 -专利权人：芯潮流（珠海）科技有限公司
申请日： 2023-08-23 - 公布日： 2023-09-19 - 主分类号： H03K21/02 文献下载
摘要：本发明提供一种高速异步双模预分频器及其控制方法、电子设备，该分频器包括第一触发器，其控制信号输入端接收第一与门输出的信号；第二触发器，其控制信号输入端接收第二与门输出的信号，第二与门接收第一触发器、第二触发器输出的信号；第三触发器，其信号输入端接收自身的输出信号；并且，第一触发器与第二触发器均接收基准时钟信号，第三触发器的时钟信号输入端接收第二触发器输出的信号；第一与门接收第二触发器、第三触发器输出的信号，并且接收分频比控制信号本发明还提供上述高速异步双模预分频器的控制方法。该电子设备具有上述的高速异步双模预分频器。本发明所使用的电子器件数量较少，能减少电路的面积，对电源电压的要求较低。
高速异步双模分频器及其控制方法电子设备

[发明专利]移位寄存器和存储器-CN202311215761.4在审
发明人：俞剑;吴妤绮 -专利权人：浙江力积存储科技有限公司
申请日： 2023-09-20 - 公布日： 2023-10-27 - 主分类号： G11C19/28 文献下载
摘要：本发明提供了一种移位寄存器和存储器，其中，所述移位寄存器包括：触发器组，所述触发器组包括顺次连接的第一触发器组和第二触发器组，每一触发器组内的一个或多个触发器共用时钟信号；所述第一触发器组包括第一触发器链，所述第一触发器链沿第一方向延伸，所述第一触发器链包括多个顺次连接的触发器，第一触发器组的时钟输入端输入第一时钟信号；所述第二触发器组包括多个第二触发器链，所述第二触发器链沿第二方向延伸，每一所述第二触发器链分别与所述第一触发器链中的触发器连接，第二触发器组的时钟输入端输入第二时钟信号；其中，第二时钟信号的边沿数量小于或等于第一时钟信号的边沿数量。
移位寄存器存储器

[发明专利]触发器-CN201610872744.1在审
发明人：薛盘斗;冯光涛 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2016-09-29 - 公布日： 2018-04-06 - 主分类号： H03K3/353 文献下载
摘要：本发明提供一种触发器，所述触发器包括脉冲信号发生器和条件放电触发器，所述脉冲信号发生器用于在时钟信号的上升沿和下降沿产生脉冲信号，所述条件放电触发器用于基于所述脉冲信号发生器所产生的脉冲信号对输入信号进行采样并锁存本发明所提供的触发器为利用条件放电技术的脉冲式双边沿触发器，在时钟信号的上升沿和下降沿均能对输入信号进行采样并锁存，能够实现高速、低功耗的触发器。
触发器

[发明专利]一种窄脉冲信号扩展电路及相应的电子设备-CN202210055857.8在审
发明人：叶海荣;何代明;杨磊;刘志远 -专利权人：天津兆讯电子技术有限公司
申请日： 2022-01-18 - 公布日： 2022-05-06 - 主分类号： H03K3/017 文献下载
摘要：本发明公开了一种窄脉冲信号扩展电路及相应的电子设备。该电路包括信号采集电路和信号扩展电路；其中，信号采集电路由采集用D触发器实现；采集用D触发器的信号输入端输入数字电源信号，时钟控制端输入窄脉冲信号，信号输出端连接信号扩展电路的输入端；信号扩展电路包括多级D触发器；其中，第一级D触发器的信号输入端连接采集用D触发器的信号输出端，第一级D触发器的信号输出端连接第二级D触发器的信号输入端，第二级D触发器的信号输出端连接下一级D触发器的信号输入端；依此类推，最后一级D触发器的信号输出端输出窄脉冲信号的扩展信号。本发明可以实现对窄脉冲信号的宽度扩展，而且扩展程度灵活可控，电路实施成本较低。
一种脉冲信号扩展电路相应电子设备

[发明专利]一种扫描单元、冗余触发器的输出控制方法及装置-CN201710517497.8有效
发明人：许超;陈华军;卢新元;齐子初 -专利权人：龙芯中科技术股份有限公司
申请日： 2017-06-29 - 公布日： 2021-04-02 - 主分类号： G01R31/3185 文献下载
摘要：本发明提供了一种扫描单元和冗余触发器的输出控制方法。扫描单元包括多个触发器、选择模块和表决器；多个触发器的触发信号输入端相连接，多个触发器的时钟信号输入端相连接；选择模块的输入端分别连接每个触发器的输出端以及选择信号输入端；选择模块用于根据选择信号输出相应的触发器的输出信号；表决器分别连接多个触发器中的第一触发器和选择模块的两个输出端；表决器用于根据第一触发器的输出信号和选择模块的输出信号表决后，输出容错信号，或输出验证信号以验证触发器是否故障。
一种扫描单元冗余触发器输出控制方法装置

[发明专利]触发器电路-CN202211678529.X有效
发明人：连月强 -专利权人：瀚博半导体（上海）有限公司
申请日： 2022-12-27 - 公布日： 2023-03-21 - 主分类号： H03K5/134 文献下载
摘要：本申请提供一种触发器电路，包括触发器单元和延时单元。触发器单元包括触发器数据输入端、触发器扫描输入端、触发器扫描使能端以及触发器时钟输入端。触发器扫描输入端和触发器时钟输入端分别与延时电路的输出端连接。当扫描使能信号有效时，扫描信号通过延时扫描输入端、延时电路以及触发器扫描输入端进入触发器单元，当扫描使能信号无效时，时钟信号经延时时钟输入端、延时电路以及触发器时钟输入端进入触发器单元。本申请的触发器电路能够使在功能模式下的建立时间约束条件和在扫描模式下的保持时间约束条件更容易得到满足，从而提高了集成电路的设计裕量。
触发器电路

[发明专利]高速分频器-CN201410213849.7有效
发明人：郑金鹏 -专利权人：硅谷数模半导体(北京)有限公司;硅谷数模国际有限公司
申请日： 2014-05-20 - 公布日： 2014-08-13 - 主分类号： H03K23/00 文献下载
摘要：本发明公开了一种高速分频器。该高速分频器包括：信号输入端，用于接收单相时钟信号；第一触发器，与信号输入端相连接，用于根据第一延时信号和单相时钟信号得到第一输出信号；第二触发器，与第一触发器相连接，用于根据第一延时信号和第一输出信号得到第二输出信号；第三触发器，与信号输入端相连接，用于根据第二延时信号和单相时钟信号得到中间时钟信号；第四触发器，与第三触发器相连接，用于根据中间时钟信号和第一延时信号得到第三输出信号；以及第五触发器，与第四触发器相连接，用于根据第三输出信号和第一延时信号得到第四输出信号。通过本发明，达到了增加触发器建立时间和保持时间长度的效果。
高速分频器

[发明专利]移位寄存器以及具备该寄存器的显示装置-CN03108838.4有效
发明人：林俊輔;業天誠二郎;鷲尾一;松田英二;辻野幸生;村上祐一郎 -专利权人：夏普株式会社
申请日： 2003-03-26 - 公布日： 2003-10-08 - 主分类号： G09G3/26 文献下载
摘要：一种移位寄存器及具备该寄存器的显示装置，该移位寄存器具备多级触发器。最末级触发器Fn的复位和最末级前一级触发器Fn－1的复位依据将触发器Fn的输出信号输入触发器Fn－1及触发器Fn来进行。连接触发器Fn上输出信号的输出端子Q和触发器Fn上输出信号的输入端子R的布线上具备使向输出信号的输入端子R的输入延迟的延迟电路。触发器Fn的复位能和前一级触发器Fn－1的复位同时，或在其后进行。以此可防止因触发器不能被复位而引起电路误动作。
移位寄存器以及具备寄存器显示装置

[发明专利]包括多位触发器的电路及其操作方法-CN202011607324.3在审
发明人：刘祈麟;谢尚志;马伟翔 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-12-30 - 公布日： 2021-07-16 - 主分类号： H03K3/037 文献下载
摘要：一种包括多位触发器的电路，包括：多位触发器；连接到多位触发器的集成时钟门控电路；以及连接到集成时钟门控电路和多位触发器的控制电路。控制电路将对应于输入数据的多位触发器的输出数据与输入数据进行比较。控制电路基于将对应于输入数据的多位触发器的输出数据与多位触发器的输入数据进行比较来生成使能信号。控制电路将使能信号提供给集成时钟门控电路，其中，集成时钟门控电路基于使能信号向多位触发器提供时钟信号，从而使多位触发器触发。本发明的实施例还涉及操作多位触发器的方法。
包括触发器电路及其操作方法

[发明专利]脉冲信号生成电路、方法、时钟生成模组和显示装置-CN202010407014.0在审
发明人：冯洁;魏祥野;李鑫 -专利权人：京东方科技集团股份有限公司
申请日： 2020-05-14 - 公布日： 2020-07-28 - 主分类号： H03K3/013 文献下载
摘要：本发明提供一种脉冲信号生成电路、方法、时钟生成模组和显示装置。脉冲信号生成电路包括反相器和2N个触发器；N为正整数；所述反相器的输入端与第N触发器的信号输出端电连接，所述反相器的输出端与第一触发器的触发端电连接；第n触发器的信号输出端与第n+1触发器的触发端电连接，n为小于2N的正整数；所述2N个触发器的时钟信号输入端都与控制时钟信号端电连接；所述控制时钟信号端用于提供控制时钟信号；所述触发器用于在所述控制时钟信号的控制下，控制将该触发器的触发端接入的信号，传送至该触发器的信号输出端本发明可实现脉冲信号组输出，使得相邻的脉冲信号之间的相位差分布均匀，并没有额外的相位抖动。
脉冲信号生成电路方法时钟模组显示装置

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