[发明专利]一种并行接口及可降低延时校准复杂度的延时校准方法在审
| 申请号： | 202310825723.4 | 申请日： | 2023-07-06 |
| 公开（公告）号： | CN116932441A | 公开（公告）日： | 2023-10-24 |
| 发明（设计）人： | 郑林吉;郝沁汾 | 申请（专利权）人： | 无锡芯光互连技术研究院有限公司;芯光智网集成电路设计(无锡)有限公司 |
| 主分类号： | G06F13/40 | 分类号： | G06F13/40;G06F13/42;H04L7/00;H04L7/033;H03K3/03 |
| 代理公司： | 无锡华源专利商标事务所(普通合伙) 32228 | 代理人： | 过顾佳 |
| 地址： | 214000 江苏省无锡*** | 国省代码： | 江苏;32 |
| 权利要求书： | 暂无信息 | 说明书： | 暂无信息 |
| 摘要： | 本发明涉及一种并行接口及可降低延时校准复杂度的延时校准方法。所述并行接口包括：并行接口本体，包括数据发送部以及数据接收部，其中，数据发送部包括N个相互独立的发送通道，数据接收部包括N个相互独立的接收通道；通道对齐调整电路，包括与数据发送部适配连接的发送选择处理部、与数据接收部适配连接的接收选择处理部、用于频率测量的测频电路以及延时校准状态控制用的通道对齐控制状态机，利用测频电路测量表征当前环形振荡环路延迟状态的频率值，并将所测量的频率值加载至通道对齐控制状态机。本发明可降低并行接口的复杂度，以及降低并行接口在延时校准时的复杂度，且可提高并行接口间延迟校准时灵活性。 | ||
| 搜索关键词： | 一种 并行 接口 降低 延时 校准 复杂度 方法 | ||
【主权项】：
暂无信息
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