[发明专利]测试结构及测试方法有效
| 申请号： | 201611087779.0 | 申请日： | 2016-11-30 |
| 公开（公告）号： | CN106531724B | 公开（公告）日： | 2019-01-25 |
| 发明（设计）人： | 范荣伟;陈宏璘;龙吟;王恺 | 申请（专利权）人： | 上海华力微电子有限公司 |
| 主分类号： | H01L23/544 | 分类号： | H01L23/544;H01L21/66 |
| 代理公司： | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人： | 智云 |
| 地址： | 201203 上海市*** | 国省代码： | 上海;31 |
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| 摘要： | 本发明提供了一种测试结构及测试方法。本发明发明提供的测试结构包括：交替排列的第一区域和第二区域，设置在第一区域和第二区域上的第一功能层和第二功能层，设置在所述第一功能层上两端的共享插塞，所述共享插塞与第一功能层和第一区域共同连接，设置在所述第二功能层上中间的且与所述第二功能层连接的一检测插塞，所述第一功能层和第二功能层相邻。利用该测试结构进行测试时，能有效地监控共享插塞与多晶硅之间短路的问题，避免后续造成的良率损失，为半导体良率提升提供保障。 | ||
| 搜索关键词： | 测试 结构 方法 | ||
【主权项】：
1.一种测试结构，包括：交替排列的第一区域和第二区域，设置在第一区域和第二区域上的第一功能层和第二功能层，设置在所述第一功能层上两端的共享插塞，所述共享插塞与第一功能层和第一区域共同连接，设置在所述第二功能层上中间的且与所述第二功能层连接的一检测插塞，所述第一功能层和第二功能层相邻；其中，所述第一区域为PMOS区域，所述第二区域为NMOS区域，所述第一区域包括交错排列的第一阱区，所述第二区域包括并行排列的第二阱区，所述第一阱区和第二阱区平行排布，所述第一功能层在第一区域和第二区域的排列方向上设置在一个第一阱区，第二阱区和另一个第一阱区上；所述第二功能层在第一区域和第二区域的排列方向上设置在一个第一阱区，第二阱区和另一个第一阱区上；多个第一功能层和相同数量的第二功能层共同设置在相同的第一阱区上，所述共享插塞连接所述第一功能层和第一阱区，所述第一功能层和第二功能层为多晶硅材质。
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