[发明专利]一种抗SEU加固的锁存器结构

摘要

本发明公开一种抗SEU加固的锁存器结构，包括存储单元、前置逻辑电路，所述存储单元包括第一支路、第二支路、第三支路、第四支路、第五支路、第六支路，所述存储单元还包括节点A、节点B1、节点B2、节点C1、节点C2、节点D，所述节点A设置于所述第一支路上，所述节点B1设置于所述第二支路上，所述节点B2设置于所述第三支路上，所述节点C1设置于所述第四支路上，所述节点C2设置于所述第五支路上，所述节点D设置于所述第六支路上，所述前置逻辑电路的输出端分别与所述节点B1、所述节点B2、所述节点C1、所述节点C2相连接。本发明通过增加冗余存储节点，增加抗SEU的性能，当其中任一存储节点发生0→1和1→0的翻转，本发明都有正确的逻辑输出。

主权项

1.一种抗SEU加固的锁存器结构，其特征在于，包括存储单元、前置逻辑电路，所述存储单元包括第一支路、第二支路、第三支路、第四支路、第五支路、第六支路，所述存储单元还包括节点A、节点B1、节点B2、节点C1、节点C2、节点D，所述节点A设置于所述第一支路上，所述节点B1设置于所述第二支路上，所述节点B2设置于所述第三支路上，所述节点C1设置于所述第四支路上，所述节点C2设置于所述第五支路上，所述节点D设置于所述第六支路上，所述第一支路通过所述节点A与所述第二支路、所述第三支路、所述第六支路相连接，所述第二支路通过所述节点B1分别与所述第一支路、所述第四支路相连接，所述第三支路通过所述节点B2分别与所述第一支路、所述第五支路相连接，所述第四支路通过所述节点C1分别与所述第二支路、所述第六支路相连接，所述第五支路通过所述节点C2分别与所述第三支路、所述第六支路相连接，所述第六支路通过所述节点D分别与所述第四支路、所述第五支路、所述第一支路相连接，所述前置逻辑电路的输出端分别与所述节点B1、所述节点B2、所述节点C1、所述节点C2相连接；所述第一支路包括PMOS管P1、NMOS管N1A、NMOS管N1B，所述PMOS管P1的漏极依次连接所述节点A、所述NMOS管N1A的漏极，所述NMOS管N1A的源极与所述NMOS管N1B的漏极相连接，所述NMOS管N1B的源极接地，所述PMOS管P1的栅极与所述节点D相连接，所述NMOS管N1A的栅极与所述节点B1相连接，所述NMOS管N1B的栅极与所述节点B2相连接；所述第二支路包括PMOS管P2A、NMOS管N2A，所述PMOS管P2A的漏极依次连接所述节点B1、所述NMOS管N2A的漏极，所述NMOS管N2A的源极接地，所述PMOS管P2A的栅极与所述节点A相连接，所述NMOS管N2A的栅极与所述节点C1相连接；所述第三支路包括PMOS管P2B、NMOS管N2B，所述PMOS管P2B的漏极依次连接所述节点B2、所述NMOS管N2B的漏极，所述NMOS管N2B的源极接地，所述PMOS管P2B的栅极与所述节点A相连接，所述NMOS管N2B的栅极与所述节点C2相连接。