[发明专利]带隙参考电压产生电路

摘要

本发明公开一种带隙参考电压产生电路，包括第一参考电压产生电路、第二参考电压产生电路、第一比例放大电路、第二比例放大电路和电压求和电路；第一参考电压产生电路能够产生随温度升高呈现下开口抛物线特性的第一参考电压；第二参考电压产生电路能够产生随温度升高呈现上开口抛物线特性的第二参考电压；第一比例放大电路对第一参考电压产生电路输出的第一参考电压进行放大处理；第二比例放大电路对第二参考电压产生电路输出的第二参考电压进行放大处理；电压求和电路对经过放大处理的第一参考电压和经过放大处理的第二参考电压进行求和，输出带隙参考电压。与现有的带隙参考电压产生电路相比，本发明公开的带隙参考电压产生电路的温度系数更低。

主权项

1.一种带隙参考电压产生电路，其特征在于，包括第一参考电压产生电路、第二参考电压产生电路、第一比例放大电路、第二比例放大电路和电压求和电路；所述第一参考电压产生电路能够产生随温度升高呈现下开口抛物线特性的第一参考电压；所述第二参考电压产生电路能够产生随温度升高呈现上开口抛物线特性的第二参考电压；所述第一比例放大电路的输入端与所述第一参考电压产生电路的输出端连接，所述第一比例放大电路的输出端与所述电压求和电路的第一输入端连接，所述第一比例放大电路对所述第一参考电压产生电路输出的第一参考电压进行放大处理；所述第二比例放大电路的输入端与所述第二参考电压产生电路的输出端连接，所述第二比例放大电路的输出端与所述电压求和电路的第二输入端连接，所述第二比例放大电路对所述第二参考电压产生电路输出的第二参考电压进行放大处理；所述电压求和电路对经过放大处理的第一参考电压和经过放大处理的第二参考电压进行求和，输出带隙参考电压；其中，所述第二参考电压产生电路包括第十三MOS晶体管、第十四MOS晶体管、第十五MOS晶体管、第十一双极型晶体管、第十二双极型晶体管、第十三双极型晶体管、第一阻性器件、第七电阻和第三运算放大器；所述第十三MOS晶体管、第十四MOS晶体管和第十五MOS晶体管均为P型MOS晶体管，所述第十一双极型晶体管、第十二双极型晶体管和第十三双极型晶体管均为PNP型双极型晶体管，所述第十一双极型晶体管和所述第十三双极型晶体管的发射极面积相等，所述第十二双极型晶体管的发射极面积为所述第十一双极型晶体管的发射极面积的n倍，n为大于1的整数，所述第一阻性器件具备单调压控电阻的特性，并且所述第一阻性器件的阻值与输入压控电压的幅值呈正比，所述第一阻性器件的压控端接入随温度升高呈现下开口抛物线特性的参考电压；所述第十三MOS晶体管、第十四MOS晶体管和第十五MOS晶体管的源端和衬底均连接至电源电压，所述第十三MOS晶体管、第十四MOS晶体管和第十五MOS晶体管的栅端均连接至所述第三运算放大器的输出端，所述第十三MOS晶体管的漏端连接至第七节点，所述第十四MOS晶体管的漏端连接至第八节点，所述第十五MOS晶体管的漏端为所述第二参考电压产生电路的输出端；所述第三运算放大器的正输入端连接至所述第七节点，所述第三运算放大器的负输入端连接至所述第八节点；所述第十一双极型晶体管、第十二双极型晶体管和第十三双极型晶体管的基极以及集电极均接地，所述第十一双极型晶体管的发射极连接至所述第七节点，所述第十二双极型晶体管的发射极连接至所述第一阻性器件的第一端，所述第一阻性器件的第二端连接至所述第八节点，所述第十三双极型晶体管的发射极连接至所述第七电阻的第一端，所述第七电阻的第二端连接至所述第二参考电压产生电路的输出端；或者，所述第二参考电压产生电路包括第十七MOS晶体管、第十八MOS晶体管、第十九MOS晶体管、第二十MOS晶体管、第二十一MOS晶体管、第十四双极型晶体管、第十五双极型晶体管、第十六双极型晶体管、第二阻性器件和第八电阻；其中，所述第十七MOS晶体管、第十八MOS晶体管和第十九MOS晶体管均为P型MOS晶体管，所述第二十MOS晶体管和第二十一MOS晶体管均为N型MOS晶体管，所述第十四双极型晶体管、第十五双极型晶体管和第十六双极型晶体管均为PNP型双极型晶体管，所述第十四双极型晶体管和所述第十六双极型晶体管的发射极面积相等，所述第十五双极型晶体管的发射极面积为所述第十四双极型晶体管的发射极面积的n倍，n为大于1的整数，所述第二阻性器件具备单调压控电阻的特性，并且所述第二阻性器件的阻值与输入压控电压的幅值呈正比，所述第二阻性器件的压控端接入随温度升高呈现下开口抛物线特性的参考电压；所述第十七MOS晶体管、第十八MOS晶体管和第十九MOS晶体管的源端和衬底均连接至电源电压，所述第十七MOS晶体管、第十八MOS晶体管和第十九MOS晶体管的栅端均连接至所述第十八MOS晶体管的漏端，所述第十七MOS晶体管的漏端连接至所述第二十MOS晶体管的漏端，所述第十八MOS晶体管的漏端连接至所述第二十一MOS晶体管的漏端，所述第十九MOS晶体管的漏端为所述第二参考电压产生电路的输出端，所述第二十MOS晶体管和所述第二十一MOS晶体管的栅端均连接至所述第二十MOS晶体管的漏端，所述第二十MOS晶体管的源端连接至第九节点，所述第二十一MOS晶体管的源端连接至第十节点；所述第十四双极型晶体管、第十五双极型晶体管和第十六双极型晶体管的基极以及集电极均接地，所述第十四双极型晶体管的发射极连接至所述第九节点，所述第十五双极型晶体管的发射极连接至所述第二阻性器件的第一端，所述第二阻性器件的第二端连接至所述第十节点，所述第十六双极型晶体管的发射极连接至所述第八电阻的第一端，所述第八电阻的第二端连接至所述第二参考电压产生电路的输出端；或者，所述第二参考电压产生电路包括第二十三MOS晶体管、第二十四MOS晶体管、第二十五MOS晶体管、第二十六MOS晶体管、第十七双极型晶体管、第十八双极型晶体管、第十九双极型晶体管、第二十双极型晶体管、第三阻性器件、第九电阻和第四运算放大器；其中，所述第二十三MOS晶体管、第二十四MOS晶体管、第二十五MOS晶体管和第二十六MOS晶体管均为P型MOS晶体管，所述第十七双极型晶体管、第十八双极型晶体管、第十九双极型晶体管和第二十双极型晶体管均为PNP型双极型晶体管，所述第十七双极型晶体管和所述第十八双极型晶体管的发射极面积相等，所述第十九双极型晶体管和所述第二十双极型晶体管的发射极面积相等，所述第十九双极型晶体管的发射极面积为所述第十七双极型晶体管的发射极面积的n倍，n为大于1的整数，所述第三阻性器件具备单调压控电阻的特性，并且所述第三阻性器件的阻值与输入压控电压的幅值呈正比，所述第三阻性器件的压控端接入随温度升高呈现下开口抛物线特性的参考电压；所述第二十三MOS晶体管、第二十四MOS晶体管、第二十五MOS晶体管和第二十六MOS晶体管的源端和衬底均连接至电源电压，所述第二十三MOS晶体管、第二十四MOS晶体管、第二十五MOS晶体管和第二十六MOS晶体管的栅端均连接至所述第四运算放大器的输出端，所述第二十三MOS晶体管的漏端连接至第十一节点，所述第二十四MOS晶体管的漏端为所述第二参考电压产生电路的输出端；所述第四运算放大器的正输入端连接至所述第十一节点，所述第四运算放大器的负输入端连接至第十二节点，所述第九电阻的第一端连接至所述第十二节点，所述第九电阻的第二端连接至所述第二参考电压产生电路的输出端；所述第十七双极型晶体管的基极和集电极接地，所述第十七双极型晶体管的发射极同时连接至所述第二十五MOS晶体管的漏端以及所述第十八双极型晶体管的基极，所述第十八双极型晶体管的集电极接地，所述第十八双极型晶体管的发射极连接至所述第十一节点，所述第十九双极型晶体管的基极和集电极接地，所述第十九双极型晶体管的发射极同时连接至所述第二十六MOS晶体管的漏端以及所述第二十双极型晶体管的基极，所述第二十双极型晶体管的集电极接地，所述第二十双极型晶体管的发射极连接至所述第三阻性器件的第一端，所述第三阻性器件的第二端连接至所述第十二节点。