[实用新型]非易失性存储器器件有效
| 申请号： | 201320466809.4 | 申请日： | 2013-07-30 |
| 公开（公告）号： | CN203366750U | 公开（公告）日： | 2013-12-25 |
| 发明（设计）人： | F·德桑蒂斯;M·帕索蒂;A·拉尔 | 申请（专利权）人： | 意法半导体股份有限公司;意法半导体有限公司 |
| 主分类号： | G11C16/02 | 分类号： | G11C16/02;G11C16/06 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华 |
| 地址： | 意大利阿格*** | 国省代码： | 意大利;IT |
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| 摘要： | 本实用新型提供一种非易失性存储器器件，包括：存储器阵列(12)，其具有布置在至少一个逻辑行(20)中的多个非易失性存储器单元(11)，逻辑行(20)包括共用共同的控制线(22)的第一行(20a)和第二行(20b)；以及多个位线(BLJa、BLJb)。每个逻辑存储器单元(11)具有用于存储第一逻辑值直接存储器单元和用于存储第二逻辑值的互补存储器单元，第二逻辑值与在对应的直接存储器单元(11a)中的第一逻辑值互补。每个逻辑存储器单元(11)的直接存储器单元(11a)和互补存储器单元(11b)耦合到相应的分离的位线(BLJa、BLJb)并且被放置为一个在相应的逻辑行(20)的第一行(20a)中，并且另一个在相应的逻辑行(20)的第二行(20b)中。 | ||
| 搜索关键词： | 非易失性存储器 器件 | ||
【主权项】：
一种非易失性存储器器件，其特征在于，包括：存储器阵列(12)，包括布置在至少一个逻辑行(20)中的多个非易失性逻辑存储器单元(11)，所述逻辑行(20)包括共用共同的控制线(22)的第一行(20a)和第二行(20b)；多个位线(BLJa、BLJb)；其中每个逻辑存储器单元(11)包括被配置为存储相应的第一逻辑值的直接存储器单元(11a)和被配置为存储相应的第二逻辑值互补存储器单元(11b)，所述第二逻辑值与存储在同一逻辑存储器单元(11)的所述直接存储器单元(11a)中的所述第一逻辑值互补；并且其中每个逻辑存储器单元(11)的所述直接存储器单元(11a)和所述互补存储器单元(11b)耦合到相应的分离的位线(BLJa、BLJb)，并且被放置为一个在相应的逻辑行(20)的所述第一行(20a)中，并且另一个在相应的逻辑行(20)的所述第二行(20b)中。
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