[发明专利]分组传送网络中的系统频率同步装置及方法

摘要

本发明公开了一种分组传送网络中的系统频率同步装置及方法，涉及光通信中的分组传送网络，该系统频率同步装置包括微机处理器、FPGA处理模块、时钟综合电路、分组传送网业务盘、同步状态字节提取模块、同步状态字节产生模块、锁相环电路、外时钟输入电路、高稳定晶体振荡器、时钟分配电路、HDB3编码模块和外时钟输出电路，FPGA处理模块包括前级预选器、优先级控制模块、第一选择器、第二选择器、第三选择器。本发明能快速地实现整个分组传送网络中的系统频率同步，更快速、层次化地进行数据业务包转发与平滑过渡，灵活且可靠性较高。

主权项

一种分组传送网络中的系统频率同步装置，包括微机处理器、FPGA处理模块、时钟综合电路、分组传送网业务盘，其特征在于：还包括外时钟输入电路、锁相环电路、同步状态字节提取模块、同步状态字节产生模块、时钟分配电路、HDB3编码模块和外时钟输出电路，其中，微机处理器分别与FPGA处理模块、时钟综合电路、同步状态字节产生模块相连，FPGA处理模块还分别与同步状态字节提取模块、锁相环电路、外时钟输入电路、分组传送网业务盘、时钟综合电路相连，锁相环电路还分别与外时钟输入电路、同步状态字节提取模块相连，同步状态字节产生模块分别与同步状态字节提取模块、HDB3编码模块相连，时钟综合电路还分别与时钟分配电路、HDB3编码模块、外时钟输出电路相连，HDB3编码模块还与外时钟输出电路相连，外时钟输入电路用于进行外时钟信号的输入信号的电平阻抗匹配处理，输出HDB3/Hz信号给锁相环电路和FPGA处理模块；锁相环电路具有鉴相功能，通过鉴相、HDB3编解码处理和时钟质量等级的处理，从外时钟输入电路输出的HDB3/Hz信号中提取HDB3时钟；同步状态字节提取模块用于从锁相环电路输出的信号中提取同步状态字节，送入到FPGA处理模块；FPGA处理模块进行HDB3/Hz的编码及解码，使用计数器分频或者锁相环分频，将线路参考源分频为时钟综合电路所需要的输入参考源；时钟综合电路以FPGA处理模块输入的参考源频率为基准，输出满足以太网要求的频率；微机处理器的CPU产生同步状态字节，对同步状态字节进行封装及解封装；对提取的同步状态字节进行处理，同时进行收发SSM信号的控制，并对FPGA处理模块及时钟综合电路进行访问控制和读写操作；同步状态字节产生模块用于结合微机处理器产生同步状态字节；分组传送网业务盘用于接入并处理GE信号、FE信号，并锁定系统内的2M信号，输出2M恢复时钟；时钟分配电路用于对时钟综合电路输出的时钟信号进行分配；HDB3编码模块用于对同步状态字节产生模块、时钟综合电路输出的信号进行HDB3编码，并将经过HDB3编码的信号送入外时钟输出电路；外时钟输出电路输出HDB3/Hz信号，向外提供2048kHz/2048kbit/s三级时钟源，用于连接外部大楼综合定时供给系统或者分组传送网其他设备的带外传送。