[发明专利]分组传送网络中的系统频率同步装置及方法

说明书

技术领域

本发明涉及光通信中的分组传送网络，特别是涉及一种分组传送网络中的系统频率同步装置及方法。

背景技术

随着越来越多业务的IP（Internet Protocol，网络之间互连的协议）化，在视频业务、多媒体业务、传统业务共同发展的多业务信息时代，高速、大容量的数字信息高速公路正在建设之中，并影响改变着我们的生活方式。分组传送网络是以分组为核心的传送网络，支持多业务传送的平台。新的业务对网络的同步性能提出了高要求，另外在通信网络由电路交换向分组交换网发展的过程中，对传统TDM（Time Division Multiplex，时分复用）业务的兼容及网络之间的互连互通都需分组网络提供高性能的同步。如何通过TDM、以太网链路传送频率同步信号，实现时钟同步是通信系统网络可靠工作的保障。

频率同步指两个或两个以上信号在相对应的有效瞬间，其频率差保持在约定的允许范围之内。同步以太网是通过以太网的物理层来传递时钟的，即利用比特流来传递和提取/恢复时钟信号，与传统的SDH（Synchronous Digital Hierarchy，同步数字系列）/PDH（Plesiochronous Digital Hierarchy，准同步数字系列）利用锁相环恢复时钟类似。由于与上层协议无关，不受网络负载的影响，因而可以提供更高的时钟精度。同步以太网只能支持频率信号的传送，不支持时间信号的传送，能从FE（Fast Ethernet，快速以太网）接口、GE（Gigabit Ethernet，千兆以太网）接口恢复时钟信号。

随着分组数据传送技术的进步，数据业务包的快速转发与平滑过渡对频率同步的要求越来越高，现有技术的频率同步虽能做到同步程度，但是还达不到层次化、快速实现同步的要求，无法实现更快速、层次化的数据业务包转发与平滑过渡。

发明内容

本发明的目的是为了克服上述背景技术的不足，提供一种分组传送网络中的系统频率同步装置及方法，能够快速地实现整个分组传送网络中的系统频率同步，更快速、层次化地进行数据业务包转发与平滑过渡，灵活且可靠性较高。

本发明提供的分组传送网络中的系统频率同步装置，包括微机处理器、FPGA处理模块、时钟综合电路、分组传送网业务盘、外时钟输入电路、锁相环电路、同步状态字节提取模块、同步状态字节产生模块、时钟分配电路、HDB3编码模块和外时钟输出电路，其中，微机处理器分别与FPGA处理模块、时钟综合电路、同步状态字节产生模块相连，FPGA处理模块还分别与同步状态字节提取模块、锁相环电路、外时钟输入电路、分组传送网业务盘、时钟综合电路相连，锁相环电路还分别与外时钟输入电路、同步状态字节提取模块相连，同步状态字节产生模块分别与同步状态字节提取模块、HDB3编码模块相连，时钟综合电路还分别与时钟分配电路、HDB3编码模块、外时钟输出电路相连，HDB3编码模块还与外时钟输出电路相连，外时钟输入电路用于进行外时钟信号的输入信号的电平阻抗匹配处理，输出HDB3/Hz信号给锁相环电路和FPGA处理模块；锁相环电路具有鉴相功能，通过鉴相、HDB3编解码处理和时钟质量等级的处理，从外时钟输入电路输出的HDB3/Hz信号中提取HDB3时钟；同步状态字节提取模块用于从锁相环电路输出的信号中提取同步状态字节，送入到FPGA处理模块；FPGA处理模块进行HDB3/Hz的编码及解码，使用计数器分频或者锁相环分频，将线路参考源分频为时钟综合电路所需要的输入参考源；时钟综合电路以FPGA处理模块输入的参考源频率为基准，输出满足以太网要求的频率；微机处理器的CPU产生同步状态字节，对同步状态字节进行封装及解封装；对提取的同步状态字节进行处理，同时进行收发SSM信号的控制，并对FPGA处理模块及时钟综合电路进行访问控制和读写操作；同步状态字节产生模块用于结合微机处理器产生同步状态字节；分组传送网业务盘用于接入并处理GE信号、FE信号，并锁定系统内的2M信号，输出2M恢复时钟；时钟分配电路用于对时钟综合电路输出的时钟信号进行分配；HDB3编码模块用于对同步状态字节产生模块、时钟综合电路输出的信号进行HDB3编码，并将经过HDB3编码的信号送入外时钟输出电路；外时钟输出电路输出HDB3/Hz信号，向外提供2048kHz/2048kbit/s三级时钟源，用于连接外部大楼综合定时供给系统或者分组传送网其他设备的带外传送。