[发明专利]数据处理系统有效
申请号: | 200580018995.3 | 申请日: | 2005-04-15 |
公开(公告)号: | CN1965303A | 公开(公告)日: | 2007-05-16 |
发明(设计)人: | O·N·威尔斯;R·希拉南达尼 | 申请(专利权)人: | 通用电气公司 |
主分类号: | G06F13/362 | 分类号: | G06F13/362 |
代理公司: | 中国专利代理(香港)有限公司 | 代理人: | 曾祥夌;王勇 |
地址: | 美国*** | 国省代码: | 美国;US |
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摘要: | 提供一种根据一个示范实施例的数据处理系统。数据处理系统包括可操作地耦合到第一PCI通信总线的第一主机装置,其中,第一主机装置实质上仅执行与帮助通过第一PCI通信总线的通信相关的任务。数据处理系统还包括可操作地耦合到第一PCI通信总线的第一处理装置。最后,数据处理系统包括都可操作地耦合到第一PCI通信总线的第二和第三装置。第二装置配置成向第一主机装置请求通过第一PCI通信总线传送第一消息的授权,其中,即使第一处理装置不可操作,第二装置也在接收到来自第一主机装置的授权时向第三装置传送第一消息。 | ||
搜索关键词: | 数据处理系统 | ||
【主权项】:
1.一种数据处理系统,包括:第一主机装置,可操作地耦合到第一PCI通信总线,其中,第一主机装置实质上仅执行与帮助通过第一PCI通信总线的通信相关的任务;第一处理装置,可操作地耦合到第一PCI通信总线;以及第二和第三装置,都可操作地耦合到第一PCI通信总线,第二装置配置成向第一主机装置请求通过第一PCI通信总线传送第一消息的授权,其中,即使第一处理装置不可操作,第二装置也在接收到来自第一主机装置的授权时向第三装置传送第一消息。
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- 2018-11-30 - 2022-05-24 - G06F13/362
- 本发明公开了一种带有纠错和自动应答机制的并行总线串行互联扩展方法。通过一块主FPGA连接CPU和多块从FPGA,主FPGA内部包括和CPU互连的并行总线接口和多个主串行接口控制电路;每块从FPGA内部均包括从串行接口控制电路,该电路以串行方式和主FPGA互连,以并行总线接口方式和从FPGA内部电路互联;CPU通过寄存器、存储器映射方式控制主串行接口控制电路的工作,以突发短分组命令的方式向某个FPGA中的从串行接口电路以现有或自定义串行通信方式发送间接存储访问命令,命令中包括读/写操作类型、操作地址、读/写操作数据和校验码,从FPGA中的串行接口控制电路接收操作命令,转换成与主FPGA内部相同的总线接口和操作时序,对内部存储空间进行读写操作。本发明能够提供处理器与多片FPGA间高效、可靠、简单、强交互性的数据通信,通用性高。
- 一种适用于PLC应用的高速总线方法-202210065791.0
- 方辉;林样;韩浩良;王杨;刘启兵 - 浙江中控技术股份有限公司;宁波市轨道交通集团有限公司建设分公司
- 2022-01-20 - 2022-05-17 - G06F13/362
- 本发明公开了一种适用于PLC应用的高速总线方法,包括以下步骤:在SPI主机和SPI从机的GPIO接口上设置由SPI主机控制的MPIN线以及由SPI从机控制的SPIN线;当SPI主机向SPI从机发送数据时,SPI主机通过MPIN线向SPI从机发送MPIN信号,通过MOSI数据线向SPI从机发送主机数据包;当SPI从机向SPI主机发送数据时,SPI从机通过SPIN线向SPI主机请求有数据需要发送,收到MPIN线返回的反馈信号后,通过MISO数据线向SPI主机发送从机数据包;本发明通过设置MPIN线和SPIN线实现数据发送请求和反馈,使得SPI主机和SPI从机在准备好的情况下发送和接收数据,实现了不同的设备之间高速搬移数据,提高了通信效率;SPI从机发送数据长度不再受限于主机的时钟信号周期个数影响,可以为任意长度。
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