[发明专利]具有位线隔离的内存制造方法有效
| 申请号： | 03807745.0 | 申请日： | 2003-02-14 |
| 公开（公告）号： | CN1647265A | 公开（公告）日： | 2005-07-27 |
| 发明（设计）人： | M·T·雷姆斯比;T·卡迈勒;J·Y·杨;E·林古尼斯;H·设拉维;孙禹 | 申请（专利权）人： | 斯班逊有限公司 |
| 主分类号： | H01L21/8246 | 分类号： | H01L21/8246;H01L27/105 |
| 代理公司： | 北京纪凯知识产权代理有限公司 | 代理人： | 戈泊;程伟 |
| 地址： | 美国特*** | 国省代码： | 美国;US |
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| 摘要： | 本发明提供一种集成电路的制造方法，其中提供一个具有核心区域(502)及周边区域(504)的半导体基板(506)。在该核心区域(502)内沉积一层电荷陷阱介电层(510)，并在该周边区域(504)内沉积一层栅极介电材料(522)。在该半导体基板(506)的核心区域(502)而非在其周边区域(504)形成位线(518)。在该核心区域(502)而非在该周边区域(504)形成并以掺杂物注入字线－栅极材料(524)。形成字线(528)与栅极(530)。在该周边区域(504)而非在该核心区域(502)，对环绕该栅极(530)的半导体基板(506)中的源极/漏极接面进行注入，并以栅极(530)掺杂物注入该栅极(530)。 | ||
| 搜索关键词： | 具有 隔离 内存 制造 方法 | ||
【主权项】：
1.一种集成电路的制造方法，包括：提供一个具有核心区域(502)及周边区域(504)的半导体基板(506)；在该核心区域(502)内，沉积一层电荷陷阱介电层(510)；在该周边区域(504)内，沉积一层栅极介电材料(522)；在该半导体基板(506)的核心区域(502)而非在其周边区域(504)形成位线(518)；形成字线-栅极材料(524)；在该核心区域(502)而非在该周边区域(504)，将掺杂物注入该字线-栅极材料(524)；形成字线(528)与栅极(530)；以及在该周边区域(504)而非在该核心区域(502)，对环绕具有源极/漏极接面的栅极(530)与具有栅极(530)掺杂物注入的栅极(530)的半导体基板(506)进行注入。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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