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[发明专利]自对准纳米线-CN201780094181.0在审
发明人： M.阿姆斯特隆;B.古哈;姜俊成;B.E.比蒂;T.贾尼 -专利权人：英特尔公司
申请日： 2017-08-21 - 公布日： 2020-06-19 - 主分类号： H01L29/06 文献下载
摘要：一种方法，包括：形成衬底；在所述衬底上方形成第一纳米线；在所述衬底上方形成第二纳米线；在所述第一和第二纳米线的一部分上方形成栅极；注入掺杂剂，使得在所述栅极下方的所述第一和第二纳米线之间的区域不接纳所述掺杂剂，而远离所述栅极的所述第一和第二纳米线之间的区域接纳所述掺杂剂，其中所述掺杂剂使远离所述栅极的所述第一和第二纳米线之间的所述区域的材料非晶化；以及各向同性地蚀刻远离所述栅极的所述第一和第二纳米线之间的区域。
对准纳米

[发明专利]具有纳米线的堆叠薄膜晶体管-CN201880063116.6在审
发明人：成承训;A.A.沙马;V.H.乐;G.杜威;J.T.卡瓦利罗斯;T.贾尼 -专利权人：英特尔公司
申请日： 2018-01-12 - 公布日： 2020-05-05 - 主分类号： H01L29/786 文献下载
摘要：公开了薄膜晶体管结构和过程，其包括堆叠纳米线体，以减轻可能在栅极长度缩小到小于100纳米（nm）尺寸时发生的不合期望的短沟道效应，并且降低外部接触电阻。在示例实施例中，所公开的结构采用全环绕栅架构，其中栅极堆叠（包括高k介电体层）包裹在每个堆叠沟道区纳米线（或纳米带）周围以提供改进的静电控制。所得的增加的栅极表面接触面积还提供了改进的传导。附加地，这些薄膜结构可以以纳米线体之间相对小的间隔（例如，1至20 nm）堆叠，以增加集成电路晶体管密度。在一些实施例中，纳米线体可以具有在1至20 nm范围中的厚度以及在5至100 nm范围中的长度。
具有纳米堆叠薄膜晶体管

[发明专利]减少半导体器件中的带到带隧穿-CN201780095386.0在审
发明人： B.楚-孔;J.T.卡瓦利罗斯;成承训;S.舒克西;H.W.肯内尔;D.巴苏;A.阿拉瓦尔;G.A.格拉斯;T.贾尼;A.S.默西 -专利权人：英特尔公司
申请日： 2017-11-06 - 公布日： 2020-05-05 - 主分类号： H01L29/772 文献下载
摘要：公开了集成电路晶体管结构，其减少在晶体管的沟道区与源极/漏极区之间的带到带隧穿，而没有不利地增大器件的非本征电阻。在示例性实施例中，所述结构包括一个或多个间隔物，所述间隔物被配置成将源极和/或漏极与沟道区分离。所述（多个）间隔物的区包括如下半导体材料：所述半导体材料为PMOS器件提供相对高的导带偏移（CBO）以及相对低的价带偏移（VBO），并且为NMOS器件提供相对高的VBO和相对低的CBO。在一些情况中，所述间隔物包括硅、锗和碳（例如对于具有锗沟道的器件而言）。所述比例可以是按原子百分比的至少10%的硅、按原子百分比的至少85%的锗，以及按原子百分比的至少1%的碳。其它实施例利用III‑V材料来被实现。
减少半导体器件中的带到带隧穿

[发明专利]针对锗NMOS晶体管的用以减少源极/漏极扩散的经掺杂的STI-CN201780094407.7在审
发明人： G.A.格拉斯;A.S.墨菲;K.贾姆布纳桑;C.C.邦伯格;T.贾尼;J.T.卡瓦利罗斯;B.楚-孔;成承训;S.舒克西 -专利权人：英特尔公司
申请日： 2017-09-29 - 公布日： 2020-04-17 - 主分类号： H01L29/78 文献下载
摘要：公开了集成电路晶体管结构，其在制造期间降低诸如磷或砷之类的n型掺杂剂从锗n‑MOS器件的源极区域和漏极区域到相邻的浅沟槽隔离（STI）区域中的扩散。该n‑MOS晶体管器件可以包括按原子百分比至少75％的锗。在示例实施例中，该STI在STI的与源极和/或漏极区域相邻的区域中掺杂有n型杂质，以提供掺杂剂扩散降低。在一些实施例中，该STI区域掺杂有包括浓度按原子百分比在1%至10%之间的磷的n型杂质。在一些实施例中，经掺杂的STI区域的厚度可以范围在10至100纳米之间。
针对 nmos 晶体管用以减少扩散掺杂 sti

[发明专利]应变的可调谐纳米线结构和工艺-CN201910801300.2在审
发明人： S.M.希;T.贾尼;A.S.墨菲;B.古哈 -专利权人：英特尔公司
申请日： 2019-08-28 - 公布日： 2020-04-07 - 主分类号： H01L21/8238 文献下载
摘要：本发明公开了应变的可调谐纳米线结构和工艺。利用针对NMOS和PMOS纳米线的隔离工艺流程的用于NMOS和PMOS纳米线的制造技术便于在相同的工艺中存在的NMOS和PMOS纳米线的相应几何形状（即，大小）和化学组成的独立（解耦的）调谐/变化。由于本文中公开的制造技术，实现了这些可独立调谐的自由度，这使得能够有能力彼此独立地单独调节NMOS和PMOS纳米线的宽度以及形成这些纳米线的材料的一般组成。在基于纳米线的半导体的情境中，其中NMOS和PMOS纳米线分别作为NMOS和PMOS纳米线晶体管的沟道、漏极和源极区被并入，独立调谐NMOS和PMOS纳米线便于独立调谐相关联的NMOS和PMOS纳米线晶体管的短沟道效应、栅极驱动、晶体管死区电容的宽度、应变和其他性能相关的特性。
应变调谐纳米结构工艺

[发明专利]具有分离的外延源极或漏极区域的相邻环栅集成电路结构-CN201910758470.7在审
发明人： L.P.古勒;B.古哈;T.贾尼;S.西瓦库马 -专利权人：英特尔公司
申请日： 2019-08-16 - 公布日： 2020-03-24 - 主分类号： H01L27/088 文献下载
摘要：描述具有分离的外延源极或漏极区域的相邻环栅集成电路结构以及用于制造具有分离的外延源极或漏极区域的相邻环栅集成电路结构的方法。例如，一种结构包括第一和第二纳米线垂直布置，第二纳米线垂直布置的纳米线具有大于第一纳米线垂直布置的纳米线的水平宽度的水平宽度。第一和第二栅极堆叠分别位于第一和第二纳米线垂直布置上。第一外延源极或漏极结构位于第一纳米线垂直布置的末端，并且第二外延源极或漏极结构位于第二纳米线垂直布置的末端。居间电介质结构位于第一外延源极或漏极结构和第二外延源极或漏极结构中的一些相邻源极或漏极结构之间。
具有分离外延区域相邻集成电路结构

[发明专利]具有分化相邻分隔源极或漏极接触结构的集成电路结构-CN201910717263.7在审
发明人： M.J.科布林斯基;S.波加斯基;M.麦克唐奈;T.贾尼 -专利权人：英特尔公司
申请日： 2019-08-05 - 公布日： 2020-03-13 - 主分类号： H01L27/092 文献下载
摘要：描述具有分化相邻分隔源极或漏极接触结构的集成电路结构。集成电路结构包括第一鳍之上的第一栅极堆叠以及第二鳍之上的第二栅极堆叠。第一和第二外延源极或漏极结构在第一鳍的第一和第二端。第三和第四外延源极或漏极结构在第二鳍的第一和第二端。第一导电接触结构耦合到第一或第二外延源极或漏极结构其中之一，并且具有与第二部分分隔的第一部分。第二导电接触结构耦合到第三或第四外延源极或漏极结构其中之一，并且具有与第二部分分隔的第一部分。第二导电接触结构与第一导电接触结构相邻，并且具有与第一导电接触结构的组成不同的组成。
具有分化相邻分隔接触结构集成电路