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[发明专利]半导体结构和用于形成半导体结构的方法-CN202211460440.6在审
发明人： R·盖格;K·赫罗德;H·戈斯纳;M·奥斯特迈尔;G·帕纳戈普洛斯;J·劳;J·辛格;T·瓦格纳 -专利权人：英特尔公司
申请日： 2022-11-17 - 公布日： 2023-06-20 - 主分类号： H01L23/544 文献下载
摘要：本公开涉及半导体结构和用于形成半导体结构的方法。提供半导体结构。该半导体结构包括布置在半导体衬底的前侧处的多个晶体管和位于半导体衬底的前侧处的测试结构。此外，半导体结构包括：第一导电连接，从测试结构穿过半导体衬底延伸到布置在半导体衬底的背侧处的背侧测试焊盘。
半导体结构用于形成方法

[发明专利]柔软包裹的集成电路管芯-CN201380081060.4有效
发明人： S·阿尔伯斯;M·斯金纳;H-J·巴斯;P·包姆加特纳;H·戈斯纳 -专利权人：英特尔公司
申请日： 2013-12-19 - 公布日： 2019-06-14 - 主分类号： H01L23/12 文献下载
摘要：公开了柔软包裹的集成电路管芯器件以及用于将柔软包裹的集成电路管芯安装到衬底中的方法的各实施例。在一些实施例中，柔软包裹的集成电路管芯器件包括衬底以及以相对于衬底的表面基本上垂直的朝向耦合到衬底的柔软集成电路管芯。
柔软包裹集成电路管芯

[发明专利]具有抗ESD电容器的集成电路布置和相应的制造方法-CN200910174780.0有效
发明人： K·埃斯马克;H·戈斯纳;C·鲁斯;J·施奈德 -专利权人：英飞凌科技股份公司
申请日： 2005-01-31 - 公布日： 2010-03-10 - 主分类号： H01L27/02 文献下载
摘要：本发明涉及一种在n沟槽(20)中包含电容器(12)的电路布置(10)。电容器(12)的特定极化确保耗尽区在沟槽(20)中形成，并且电容器(12)具有高的ESD抗性。一种可选存在的辅助掺杂层(26)确保尽管在高的ESD抗性情况下电容器的高面积电容。
具有 esd 电容器集成电路布置相应制造方法

[发明专利]具有抗ESD电容器的集成电路布置和相应的制造方法-CN200580012310.4有效
发明人： K·埃斯马克;H·戈斯纳;C·鲁斯;J·施奈德 -专利权人：英飞凌科技股份公司
申请日： 2005-01-31 - 公布日： 2007-04-11 - 主分类号： H01L27/08 文献下载
摘要：本发明涉及一种在n沟槽(20)中包含电容器(12)的电路布置(10)。电容器(12)的特定极化确保耗尽区在沟槽(20)中形成，并且电容器(12)具有高的ESD抗性。一种可选存在的辅助掺杂层(26)确保尽管在高的ESD抗性情况下电容器的高面积电容。
具有 esd 电容器集成电路布置相应制造方法

[发明专利]场效应晶体管和制造场效应晶体管的方法-CN200610092879.2有效
发明人： H·戈斯纳 -专利权人：英飞凌科技股份公司
申请日： 2006-05-11 - 公布日： 2006-11-22 - 主分类号： H01L29/78 文献下载
摘要：场效应晶体管具有源极区、被构造在第一阱区中的漏极区以及沟道区，其中，沟道区在第一阱区中延伸的部分具有与第一阱区的掺杂相反的掺杂。
场效应晶体管制造方法

[发明专利]静电放电测试装置和方法-CN200480029892.2有效
发明人： K·埃斯马克;H·戈斯纳;W·斯塔德勒;M·斯特雷布尔 -专利权人：英飞凌科技股份公司
申请日： 2004-08-27 - 公布日： 2006-11-22 - 主分类号： G06F17/50 文献下载
摘要：本发明涉及一种程控装置和一种方法用于识别ESD和闩锁集成电路设计中或概念中的薄弱环节。所说的程控装置包括一个预处理器(10)，该处理器对第一数据(11)，第二数据(12)和第三数据(13)进行处理，其中第一数据有关集成电路的描述，第二数据(12)有关该集成电路已经过ESD表征的电路元件，第三数据包含有关ESD测试标准的信息。在该处理器的下游设置一个包括模拟器(19，20)的模拟器装置(3)。该模拟器利用由所述处理器产生的第四和第五数据对集成电路进行ESD模拟，所说的集成电路包括一个专用控制器(17)，用于控制在该模拟器中的ESD模拟运作。该装置最后还包括一个设置在所述模拟装置下游的分析装置(30)，该分析装置对于在模拟装置中产生的第六数据的物理有效性和可表达性进行评估，并将那些物理上已经过相关ESD故障事件表征的模拟运作予以标记。
静电放电测试装置方法

[发明专利]用于ESD保护的器件、装置和系统-CN200610004010.8有效
发明人： H·戈斯纳 -专利权人：因芬尼昂技术股份公司
申请日： 2006-01-05 - 公布日： 2006-09-20 - 主分类号： H02H1/04 文献下载
摘要：ESD保护器件(19)，其包括传统的晶闸管电路，与非ESD情况相比，在ESD情况下尤其依靠开关(4)来提高ESD保护器件(19)的电阻(11)。ESD保护装置(53)包括至少一ESD保护器件(19)使得该ESD保护装置(53)可以防止电路、尤其是那些在多电压电势(V_DD1，V_DD2)下工作的电路遭受静电放电。ESD保护系统(55)包括至少一ESD保护装置(53)，ESD信号(6′)通过ESD保护系统(55)的总线(41)被传送到该系统。通过巧妙的半导体结构布置，该ESD保护器件(19)、ESD保护装置(53)及因此还有ESD保护系统(55)可被设计得很紧凑。
用于 esd 保护器件装置系统

[发明专利]保护集成电路免于静电放电的电路装置-CN200380104254.8有效
发明人： K·埃斯马克;H·戈斯纳;W·斯塔德勒;M·斯特雷布;M·温德 -专利权人：因芬尼昂技术股份公司
申请日： 2003-11-24 - 公布日： 2006-01-04 - 主分类号： H02H9/04 文献下载
摘要：一种电路装置，包含具有静电放电二极管(32)的一静电放电保护路径(3)及一静电放电保护组件(31)。该静电放电保护路径(3)连接于一集成电路(2)的一连接(1)及一供给电压(5)间。一电流路径(4)与该静电放电保护组件(31)并联连接。其内所具有的静电放电保护组件(31)阻隔的该集成电路正常操作时，一受限漏电流流经该静电放电二极管(32)及该电流路径(4)。因此，被界定的压降会出现于该静电放电二极管(32)，而在该静电放电保护组件上的压降会受限制，而该连接(1)所允许的电压范围将会扩展。
保护集成电路免于静电放电电路装置

[发明专利]具有静电放电保护电路的半导体电路的保护装置-CN200510009038.6有效
发明人： U·格拉塞;H·戈斯纳;J·施奈德;M·斯特雷布;S·巴格斯塔德特－弗兰克 -专利权人：因芬尼昂技术股份公司
申请日： 2005-02-16 - 公布日： 2005-09-14 - 主分类号： H01L27/02 文献下载
摘要：本发明涉及一种用于半导体电路的ESD保护装置，其具有被连接于基板接触(SK1)及地电位连接(VSS)间且电连接至该基板接触(SK1)的至少一ESD保护组件(SD1至SD4；RS)。该ESD保护组件为ESD保护二极管(SD1至SD4)或ESD保护晶体管(ST1，ST2)形式。亦可在该基板接触(SK1)及该地电位连接(VSS)之间连接电阻器(RS)或ESD保护晶体管(ST1)以作为ESD保护组件，并另外在基板接触(SK1)及供给电压电位连接(VDD)间连接ESD保护二极管(SD2)或ESD保护晶体管(ST2)。
具有静电放电保护电路半导体保护装置

[发明专利]单晶集成电路具集电极电流控制触发的ESD保护电路-CN200510051727.3有效
发明人： M·斯特雷布;K·埃斯马克;C·鲁斯;M·温德;H·戈斯纳 -专利权人：因芬尼昂技术股份公司
申请日： 2005-03-01 - 公布日： 2005-09-07 - 主分类号： H01L23/60 文献下载
摘要：根据本发明的ESD保护电路乃用以保护一单晶集成电路的一输入或输出(10、13)。所述的ESD保护电路在两个供应网络(VSS、VDD)间具有至少一双极晶体管结构(11、12)以及一ESD保护组件(17)。在这个情况中，发射极电连接到输入或输出(10、13)，而基极则电连接到所述的两个供应网络(VSS、VDD)的其中一个。本发明的基础在于当一ESD负载发生于所述的输入或输出(10、13)时，集电极产生一电流信号以触发所述的ESD保护组件(17)。
集成电路集电极电流控制触发 esd 保护电路

[发明专利]具有二或多供应电压的电子电路的静电放电保护电路-CN200510006368.X有效
发明人： H·戈斯纳 -专利权人：因芬尼昂技术股份公司
申请日： 2005-01-28 - 公布日： 2005-08-03 - 主分类号： H02H9/00 文献下载
摘要：根据本发明的ESD保护电路乃是针对使用至少一第一以及一第二供给电压的一电子电路所设计。此ESD保护电路乃具有可经由一控制输入端而激活、且分别被电连接至第一以及第二供给电压节点(V_DD1－V_DD4)的一第一以及一第二ESD保护组件(11，13)，并具有一控制总线(18)，其电连接至该等ESD保护组件的该等控制输入端，且会更进一步地具有过电压检测器(14－17)，其因在所述第一供给电压节点的电位作用而驱动总线。
具有供应电压电子电路静电放电保护电路

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