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[发明专利]半导体存储装置-CN201910395893.7有效
发明人：小林茂树;鬼头杰;内山泰宏 -专利权人：铠侠股份有限公司
申请日： 2019-05-13 - 公布日： 2023-06-09 - 主分类号： H10B41/00 文献下载
摘要：实施方式提供容易高集成化的半导体存储装置。实施方式的半导体存储装置具备第1导电层、第1绝缘层、第1半导体层、第2半导体层、第1接触电极、第2接触电极。第1导电层在第1方向延伸。第1绝缘膜在第1方向延伸，在与第1方向交叉的第2方向与第1导电层并排。第1半导体层与第1导电层对向，在与第1方向及第2方向交叉的第3方向延伸。第2半导体层与第1导电层对向，在第3方向延伸，第2方向的位置与第1半导体层不同。第1接触电极连接于第1半导体层。第2接触电极连接于第2半导体层。在第1方向及第2方向延伸的第1截面中，第1半导体层的外周面由第1导电层遍及全周地包围，第2半导体层的外周面由第1导电层及第1绝缘层包围。
半导体存储装置

[发明专利]半导体装置-CN201610585573.4有效
发明人：曾根原岳志;鬼头杰 -专利权人：东芝存储器株式会社
申请日： 2016-07-22 - 公布日： 2020-12-25 - 主分类号： H01L27/11578 文献下载
摘要：实施方式的半导体装置包含第1及第2构造体、阶差、第1及第2支柱、以及第1及第2接触部。第1构造体包含第1电极层及第1绝缘体。第1构造体具有第1阶面。第2构造体在第1构造体上，设置在除第1阶面上以外的部分。第2构造体包含第2电极层及第2绝缘体。第2构造体具有第2阶面。阶差设置在第1阶面与第2阶面之间。第1支柱经由第1阶面而到达至衬底。第2支柱经由第2阶面而到达至衬底。第2支柱经由阶差与第1支柱相邻。第1接触部经由第1阶面而与第1电极层电连接。第1接触部处于阶差与第1支柱之间。阶差处于第1接触部与第2支柱之间。
半导体装置

[发明专利]半导体装置及其制造方法-CN201910486286.1在审
发明人：吉水康人;说田雄二;鬼头杰 -专利权人：东芝存储器株式会社
申请日： 2019-06-05 - 公布日： 2020-09-29 - 主分类号： H01L27/1157 文献下载
摘要：本申请涉及一种半导体装置及其制造方法。根据一实施方式，半导体装置具备：第1膜，包含在第1方向交替设置的多个电极层及多个绝缘层；以及多个第1半导体层，介隔电荷储存层设置在所述第1膜内，在所述第1方向上延伸。所述装置还具备：第1配线，设置在所述第1膜内，在所述第1方向延伸；以及第2半导体层，以在所述第1膜的所述第1方向与所述多个第1半导体层及所述第1配线相接的方式设置。所述第2半导体层具有所述第1半导体层及所述第1配线侧的第1表面以及所述第1半导体层及所述第1配线相反侧的第2表面。所述第1表面及所述第2表面为遍及所述第1半导体层的所述第1方向的区域及所述第1配线的所述第1方向的区域具有凹凸的面。
半导体装置及其制造方法

[发明专利]半导体存储装置及其驱动方法-CN201810907799.0在审
发明人：藤井光太郎;内山泰宏;鬼头杰 -专利权人：东芝存储器株式会社
申请日： 2018-08-10 - 公布日： 2019-07-23 - 主分类号： H01L27/11578 文献下载
摘要：一种半导体存储装置及驱动方法。半导体存储装置具备：第1电极膜；第2电极膜，在第1方向与第1电极膜分离；第3电极膜，在第1方向与第2电极膜分离；第4电极膜，在第1方向与第3电极膜分离；第1及第2半导体部件，在第1方向延伸；第1电荷蓄积部件，设在第4电极膜与第1半导体部件间；第2电荷蓄积部件，设在第4电极膜与第2半导体部件间。第2电极膜具有沿与第1方向交叉的第2方向排列的第1导电性部分、绝缘性部分及第2导电性部分。第1半导体部件贯穿第1电极膜、第2电极膜的绝缘性部分、第3及第4电极膜。第2半导体部件贯穿第1电极膜、第2电极膜的第1导电性部分或第2导电性部分、第3及第4电极膜。
电极膜半导体部件导电性半导体存储装置电荷蓄积绝缘性驱动方向交叉方向排列方向延伸贯穿

[发明专利]半导体存储装置及其制造方法-CN201310382975.0有效
发明人：田中启安;胜又龙太;青地英明;木藤大;鬼头杰;佐藤充 -专利权人：株式会社东芝
申请日： 2008-04-03 - 公布日： 2013-12-11 - 主分类号： H01L27/115 文献下载
摘要：本发明的半导体存储装置能够密集地配置向字线的引出配线。本发明提供一种三维地层叠了存储器单元的半导体存储装置。具备：能够电气地进行改写的串联连接了多个存储器单元的多个存储串；经由选择晶体管被连接到存储串的一端的位线，其中，上述存储串具备：柱状半导体；形成在柱状半导体的周围的第一绝缘膜；形成在第一绝缘膜的周围的电荷积蓄层；形成在电荷积蓄层的周围的第二绝缘膜；形成在第二绝缘膜的周围的多个电极，存储串的多个电极与其他的存储串的多个电极被共用，分别是2维扩展的导体层，导体层的端部分别在与位线平行的方向上形成为阶梯状。
半导体存储装置及其制造方法

[发明专利]非易失性半导体存储器器件-CN200980126764.2有效
发明人：福住嘉晃;田中启安;小森阳介;石月惠;鬼头杰;青地英明;胜又竜太;木藤大 -专利权人：株式会社东芝
申请日： 2009-07-01 - 公布日： 2011-06-08 - 主分类号： H01L21/8247 文献下载
摘要：本发明提供了一种具有高可靠性电荷存储层的非易失性半导体存储器器件。多个绝缘薄膜和多个电极薄膜14被交替堆叠在衬底11上，并在其上设置了沿X方向延伸的多个选择栅电极17和沿Y方向延伸的多个位线BL。提供U形硅构件33，每一个构件均由穿过电极薄膜14和选择栅电极17、其上端连接到位线BL的多个硅柱31和连接置于对角位置的一对硅柱31的下部的连接构件32构成。每一层的电极薄膜14被针对各选择栅电极17划分。通过连接构件32相互连接的一对硅柱31穿过不同的电极薄膜14和不同的选择栅电极17。共同连接到一个位线BL的所有的U形硅构件33被共同连接到另一位线BL。
非易失性半导体存储器器件

[发明专利]非易失性半导体存储器件及其制造方法-CN200880120172.5有效
发明人：福住嘉晃;胜又龙太;木藤大;鬼头杰;田中启安;小森阳介;石月惠;青地英明 -专利权人：株式会社东芝
申请日： 2008-12-09 - 公布日： 2011-04-27 - 主分类号： H01L21/8247 文献下载
摘要：一种非易失性半导体存储器件具有多个存储器串，在每一个存储器串中，多个电可重写的存储器基元被串联连接。每一个所述存储器串包括：第一半导体层，每一个所述第一半导体层都具有沿相对于衬底的垂直方向延伸的柱状部分的对和被形成为耦合所述柱状部分的对的下端的耦合部分；电荷存储层，其被形成为围绕所述柱状部分的侧表面；以及第一导电层，其被形成为围绕所述柱状部分的侧表面和所述电荷存储层。所述第一导电层用作所述存储器基元的栅极电极。
非易失性半导体存储器件及其制造方法

[发明专利]半导体存储器件及其制造方法-CN200880122659.7有效
发明人：国谷卓司;小森阳介;胜又龙太;福住嘉晃;鬼头杰;木藤大;田中启安;石月惠;青地英明 -专利权人：株式会社东芝
申请日： 2008-12-25 - 公布日： 2010-12-08 - 主分类号： H01L21/8247 文献下载
摘要：通过在硅衬底上交替地层叠多个介电膜和电极膜形成层叠体。接下来，在层叠体中形成沿层叠方向延伸的通孔。接下来，执行选择性氮化处理，从而在通孔的内表面的与电极膜对应的区域中选择性地形成由氮化硅制成的电荷层。接下来，执行高压氧化处理，从而在电荷层和电极膜之间形成由氧化硅制成的阻止层。接下来，在通孔的内侧表面上形成由氧化硅制成的隧道层。由此，可制造出其中电荷层被分割用于每个电极膜的闪速存储器。
半导体存储器件及其制造方法

[发明专利]半导体存储装置及其制造方法-CN200880010093.9无效
发明人：田中启安;胜又龙太;青地英明;木藤大;鬼头杰;佐藤充 -专利权人：株式会社东芝
申请日： 2008-04-03 - 公布日： 2010-02-10 - 主分类号： H01L21/8247 文献下载
摘要：本发明的半导体存储装置能够密集地配置向字线的引出配线。本发明提供一种三维地层叠了存储器单元的半导体存储装置。具备：能够电气地进行改写的串联连接了多个存储器单元的多个存储串；经由选择晶体管被连接到存储串的一端的位线，其中，上述存储串具备：柱状半导体；形成在柱状半导体的周围的第一绝缘膜；形成在第一绝缘膜的周围的电荷积蓄层；形成在电荷积蓄层的周围的第二绝缘膜；形成在第二绝缘膜的周围的多个电极，存储串的多个电极与其他的存储串的多个电极被共用，分别是2维扩展的导体层，导体层的端部分别在与位线平行的方向上形成为阶梯状。
半导体存储装置及其制造方法

[发明专利]非易失性半导体存储装置及其制造方法-CN200710193000.8有效
发明人： 鬼头杰;井上裕文 -专利权人：株式会社东芝
申请日： 2007-10-17 - 公布日： 2008-04-23 - 主分类号： H01L27/12 文献下载
摘要：根据本发明的一个方面，提供了一种非易失性半导体存储装置，包括：衬底；柱状半导体，被设置为垂直于所述衬底；电荷存储叠层膜，被设置在所述柱状半导体周围；第一导体层，其与所述电荷存储叠层膜接触并具有第一端部分，所述第一端部分具有第一端面；第二导体层，其与所述电荷存储叠层膜接触，与所述第一导体层分离并具有第二端部分，所述第二端部分具有第二端面；第一接触插塞，被设置在所述第一端面上；以及第二接触插塞，被设置在所述第二端面上。
非易失性半导体存储装置及其制造方法

[发明专利]半导体器件及其制造方法-CN200710136666.X无效
发明人： 鬼头杰;佐藤充;永田祐三;桥本耕治 -专利权人：株式会社东芝
申请日： 2007-07-18 - 公布日： 2008-01-30 - 主分类号： H01L21/00 文献下载
摘要：本发明提供一种半导体器件的制造方法。在作为被刻蚀构件的多晶硅膜上形成第1硬掩模，进而在其上形成由非晶硅构成的第2硬掩模。在对第2硬掩模的所希望的一部分进行了硼等的离子注入后，将第2硬掩模作为掩模刻蚀第1硬掩模。利用湿法刻蚀刻蚀除去第2硬掩模未被进行离子注入的部分。在第1硬掩模的侧壁上形成了侧壁膜后，有选择地刻蚀除去未被上述第2硬掩模覆盖而露出上部的第1硬掩模。
半导体器件及其制造方法

[发明专利]非易失性半导体存储器件及其制造方法-CN200710088470.8有效
发明人： 鬼头杰;青地英明;胜又龙太;仁田山晃宽;木藤大;田中启安;福住嘉晃;松岡泰之;佐藤充 -专利权人：株式会社东芝
申请日： 2007-03-27 - 公布日： 2007-10-17 - 主分类号： H01L27/115 文献下载
摘要：提出了一种具有新结构所述的非易失性半导体存储器件，其中存储单元以三维状态层叠，从而可以减小芯片面积。本发明的非易失性半导体存储器件是具有多个存储串的非易失性半导体存储器件，其中多个电可编程存储单元串联连接。该存储串包括柱状半导体；形成在该柱状半导体周围的第一绝缘膜；形成在该第一绝缘膜周围的电荷存储层；形成在该电荷存储层周围的第二绝缘膜；以及形成在该第二绝缘膜周围的第一至第n电极(n是不小于2的自然数)。其中该存储串的第一至第n电极以及其它存储串的第一至第n电极分别形成以二维状态伸展的第一至第n导体层。
非易失性半导体存储器件及其制造方法

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