专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]半导体存储器件和用于半导体存储器件的复位方法-CN200810184940.5有效
  • 高野将 - 恩益禧电子股份有限公司
  • 2008-12-23 - 2009-07-01 - G11C7/20
  • 本发明提供了一种半导体存储器件和用于半导体存储器件的复位方法。本发明的实施例的示例性方面是半导体存储器件,其包括:上电复位发生器,其根据电源电压的电平而输出第一复位信号;命令解码器,其根据外部控制引脚的输入而移至模式设定状态并根据从地址引脚输入的命令而输出模式设定信息;MRS控制器,其根据模式设定信息而输出模式复位信号(MRSPON信号);以及复位电路,其根据模式复位信号和第一复位信号而输出第二复位信号,所述第二复位信号对操作控制部分的每个电路进行初始化。
  • 半导体存储器件用于复位方法
  • [发明专利]逻辑电路-CN200510125200.0无效
  • 高桥弘行;高野将 - 恩益禧电子股份有限公司
  • 2005-11-24 - 2006-06-07 - H03K19/00
  • 一种逻辑电路,实现了传输延迟时间的缩短,可对应高速化。具有以逻辑信号为输入的第1和第2输入端子(A、B),具有源极分别与对应的第1和第2输入端子(A、B)连接,栅极与第2和第1输入端子(B、A)交叉连接的第1和第2MOS晶体管(NM1、NM2),第1和第2MOS晶体管(NM1、NM2)的漏极共连,具有在第1电源VDD和第1、第2MOS晶体管(NM1、NM2)的漏极的共用节点(N1)之间连接,栅极接受复位信号(/RESET),在复位时导通的MOS晶体管(PM1),还具有输入端与共用节点N1连接的反相器(INV)。
  • 逻辑电路
  • [发明专利]半导体存储装置-CN200510074378.7无效
  • 高野将;高桥弘行 - 恩益禧电子股份有限公司
  • 2005-05-26 - 2005-11-30 - G11C11/401
  • 提供一种实现引脚数减少的同时实现高速化的半导体存储装置。具有共用地址端子和数据端子地址数据共用端子(ADD/Data),从接收对于单元阵列的访问命令开始到从地址数据共用端子(ADD/Data)进行与访问命令对应的数据的输入或输出为止的延迟期间内,接收至少一个其他的访问命令并进行流水线控制,从地址数据共用端子(ADD/Data)到对应于最初的访问命令的数据,连续进行对应于所述其他访问命令的数据的输入或输出。
  • 半导体存储装置

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