“马丁·圣劳伦特”申请（专利权）人搜索_中国专利权人_发明人_技术持有人_科研专家_钻瓜专利网

钻瓜专利网为您找到相关结果15个，建议您升级VIP下载更多相关专利

[发明专利]用于减少睡眠状态泄漏电流的电路和方法-CN201610193097.1有效
发明人： 马丁·圣劳伦特;林任从 -专利权人：高通股份有限公司
申请日： 2009-02-03 - 公布日： 2020-02-14 - 主分类号： H03K19/00 文献下载
摘要：本发明涉及用于减少睡眠状态泄漏电流的电路和方法。所述电路包括选自锁存器、触发器、比较器、多路复用器或加法器中的至少一者的硬件单元(102)。所述硬件单元(102)包括第一节点(110)。所述硬件单元进一步包括耦合到所述第一节点的睡眠启用组合逻辑(104)，其中在睡眠状态期间保留所述第一节点的值。
用于减少睡眠状态泄漏电流电路方法

[发明专利]基于振荡器的锁频环-CN201280054976.6有效
发明人： 马丁·圣劳伦特 -专利权人：高通股份有限公司
申请日： 2012-11-07 - 公布日： 2018-04-17 - 主分类号： H03L7/00 文献下载
摘要：本发明提供一种方法，其包含确定控制设定和在一时间周期之后选择性地停止振荡器的振荡。所述振荡器经配置以在所述时间周期之后保持处于活跃模式。所述方法进一步包含将所述控制设定应用于所述振荡器。
基于振荡器锁频环

[发明专利]用于集成无电容低压差(LDO)电压调节器的数字辅助调节-CN201480013487.5有效
发明人：王宇和;马尔奇奥·佩德拉里-诺伊;黄许浩;马丁·圣劳伦特;陈旭峰 -专利权人：高通股份有限公司
申请日： 2014-03-11 - 公布日： 2018-03-27 - 主分类号： G05F1/565 文献下载
摘要：本发明描述在不需要在芯片外部的电容器的情况下将数字辅助调节器与LDO调节器嵌入在所述芯片上且在无下冲的情况下调节电压的技术。所述数字辅助调节器响应于关于所述LDO调节器的操作的信息并且响应于提供负载变化的提前通知的信号。当所述提前通知信号被接收时，所述数字辅助调节器将电路的供电电压上拉到芯片的传入供电电压。当已经达到正确的操作电压并且消除了任何下冲问题时，所述数字辅助调节器平衡其提供的电流与由所述LDO调节器提供的电流以允许对于其它负载变化的快速响应时间。并且，可以通过使用提前通知信号扩展LDO调节器的带宽来增加LDO输出装置的偏置电流以满足即将到来的负载变化。
用于集成电容低压 ldo 电压调节器数字辅助调节

[发明专利]电压调节器-CN201480011937.7有效
发明人： 马丁·圣劳伦特;王宇和 -专利权人：高通股份有限公司
申请日： 2014-03-12 - 公布日： 2018-03-27 - 主分类号： G11C5/14 文献下载
摘要：一种方法包含在电压调节器处接收来自数字电路的活动调整信号。所述方法还包含控制所述电压调节器的一或多个可变阻抗元件以修改提供到所述数字电路的输出电压。所述输出电压至少部分基于所述活动调整信号。
电压调节器

[发明专利]用于电压域交叉的数据存储装置-CN201280043524.8有效
发明人：克里斯托弗·爱德华·科布;肯从·林;马洛耶库马尔·皮拉;马丁·圣劳伦特 -专利权人：高通股份有限公司
申请日： 2012-08-13 - 公布日： 2017-04-26 - 主分类号： G06F5/06 文献下载
摘要：根据一实施例，一种设备包含数据存储装置。待存储在所述数据存储装置中的数据在存储在所述数据存储装置内之前从第一电压域电平移位到第二电压域。所述数据存储装置由所述第二电压域供电。所述设备进一步包含由所述第二电压域供电且响应于由所述数据存储装置输出的数据的电路。
用于电压交叉数据存储装置

[发明专利]用于减小交叉耦合效应的系统和方法-CN201280045551.9有效
发明人：贝克·S·穆罕默德;保罗·D·巴塞特;马丁·圣劳伦特 -专利权人：高通股份有限公司
申请日： 2012-09-24 - 公布日： 2014-05-21 - 主分类号： G06F13/40 文献下载
摘要：一种装置包含耦合到多个总线线路的多个驱动器电路。所述多个驱动器电路中的第一驱动器电路耦合到所述多个总线线路中的第一总线线路。所述第一驱动器电路包含偏斜反相器、电平移位器、锁存器及感测放大器中的一者，其经配置以产生输出信号，所述输出信号响应于输入信号的第一数字值转变而在第一延迟之后从高转变到低，且响应于所述输入信号的第二数字值转变而在第二延迟之后从低转变到高。所述第一延迟不同于所述第二延迟，其差异量足以减小与经由所述第一总线线路及经由物理上紧密接近所述第一总线线路的第二总线线路传输信号有关的功率。
用于减小交叉耦合效应系统方法

[发明专利]支持扫描测试的逻辑装置和方法-CN201110159856.X有效
发明人： 马丁·圣劳伦特;保罗·巴塞特;普拉亚格·帕特尔 -专利权人：高通股份有限公司
申请日： 2007-06-18 - 公布日： 2011-12-21 - 主分类号： G01R31/3185 文献下载
摘要：一种逻辑装置包含数据输入、扫描测试输入、时钟多路分用器以及主锁存器。所述时钟多路分用器响应于时钟输入以选择性提供第一时钟输出和第二时钟输出。所述主锁存器耦合到所述数据输入和所述扫描测试输入且包含输出。所述主锁存器响应于所述时钟多路分用器的所述第一时钟输出和所述时钟多路分用器的所述第二时钟输出以将所述数据输入或所述扫描测试输入选择性耦合到所述输出。
支持扫描测试逻辑装置方法

[发明专利]使用改进式时钟门控单元的系统及方法-CN200980143452.2有效
发明人：阿尼梅什·达塔;马丁·圣劳伦特;伐鲁恩·维尔马;普拉亚格·B·帕特尔 -专利权人：高通股份有限公司
申请日： 2009-10-29 - 公布日： 2011-09-28 - 主分类号： H03K3/356 文献下载
摘要：本发明提供一种时钟门控单元，其包含与输入启用逻辑及输出逻辑电路连通的锁存器，其中所述锁存器包括位于所述输出逻辑电路的输入节点处的上拉电路及/或下拉电路，以及在启用所述时钟门控单元时防止所述上拉电路及/或所述下拉电路对所述输出逻辑电路输入节点过早充电或放电的电路。
使用改进时钟门控单元系统方法

[发明专利]时钟门控系统和方法-CN200980114920.3有效
发明人： 马丁·圣劳伦特;巴萨姆·贾米尔·穆赫德;保罗·巴西特 -专利权人：高通股份有限公司
申请日： 2009-05-14 - 公布日： 2011-04-13 - 主分类号： G06F1/04 文献下载
摘要：本发明揭示一种时钟门控系统和方法。在特定实施例中，所述系统包含输入逻辑电路，其具有至少一个用以接收至少一个输入信号的输入且具有在内部启用节点处的输出。保持器电路包含至少一个响应于经门控时钟信号的开关元件，且耦合到所述内部启用节点以选择性地保持所述内部启用节点处的逻辑电压电平。所述系统进一步包含门控元件，其响应于输入时钟信号且响应于所述内部启用节点处的所述逻辑电压电平以产生所述经门控时钟信号。
时钟门控系统方法

[发明专利]锁存器结构和使用所述锁存器的自调整脉冲产生器-CN200880114334.4有效
发明人： 马丁·圣劳伦特;保罗·D·巴塞特 -专利权人：高通股份有限公司
申请日： 2008-10-30 - 公布日： 2010-09-22 - 主分类号： H03K5/135 文献下载
摘要：本发明包含一种锁存器结构和使用所述锁存器的自调整脉冲产生器。在实施例中，所述系统包含第一锁存器和经耦合以将时序信号提供给所述第一锁存器的脉冲产生器。所述脉冲产生器包含具有与所述第一锁存器匹配的特性的第二锁存器。
锁存器结构使用述锁存器调整脉冲产生器

[发明专利]包含单个经计时晶体管的顺序电路元件-CN200880104692.7有效
发明人： 马丁·圣劳伦特;贝克·穆罕默德;保罗·巴西特 -专利权人：高通股份有限公司
申请日： 2008-08-28 - 公布日： 2010-08-25 - 主分类号： H03K3/037 文献下载
摘要：本发明揭示一种方法，其包含响应于在顺序电路元件的单个经计时晶体管处接收的时钟信号而经由所述顺序电路元件的第一数据路径传播数据。所述方法还包含在第二数据路径的保持电路元件处保持与经由所述第一路径传播的所述数据相关的信息，其中所述第一数据路径包含响应于所述单个经计时晶体管的输出的第一晶体管。所述第一晶体管具有比与所述第二数据路径相关联的第二晶体管高的电流容量。
包含单个计时晶体管顺序电路元件

[发明专利]测量时钟抖动的电路装置和方法-CN200880102622.8有效
发明人： 马丁·圣劳伦特;博里什·安德烈耶夫;保罗·巴希特 -专利权人：高通股份有限公司
申请日： 2008-08-08 - 公布日： 2010-07-14 - 主分类号： H03M1/50 文献下载
摘要：在一实施例中，揭示一种方法，其包括在电路装置的延迟链处接收时钟信号，以及确定所述时钟信号在所述延迟链内的选定点处的值。所述方法还包括在所述值未指示所述时钟信号的沿的检测时调整所述选定点。
测量时钟抖动电路装置方法

[发明专利]控制电压摆动的电路装置和方法-CN200880008703.1有效
发明人：贝克·穆罕默德;马丁·圣劳伦特;保罗·巴西特 -专利权人：高通股份有限公司
申请日： 2008-03-21 - 公布日： 2010-01-27 - 主分类号： H03K5/08 文献下载
摘要：在特定说明性实施例中，揭示控制电压摆动的电路装置和方法。所述方法包含在包含电容性节点的数字电路装置的输入处接收信号。所述方法还包含选择性地激活电压电平调整元件以调节从所述电容性节点到电接地的放电路径，以防止所述电容性节点的完全放电。在特定说明性实施例中，所述所接收到的信号可为时钟信号。
控制电压摆动电路装置方法

[发明专利]支持扫描测试的逻辑装置和方法-CN200780023024.7有效
发明人： 马丁·圣劳伦特;保罗·巴塞特;普拉亚格·帕特尔 -专利权人：高通股份有限公司
申请日： 2007-06-18 - 公布日： 2009-07-01 - 主分类号： G01R31/3185 文献下载
摘要：一种逻辑装置包含数据输入、扫描测试输入、时钟多路分用器以及主锁存器。所述时钟多路分用器响应于时钟输入以选择性提供第一时钟输出和第二时钟输出。所述主锁存器耦合到所述数据输入和所述扫描测试输入且包含输出。所述主锁存器响应于所述时钟多路分用器的所述第一时钟输出和所述时钟多路分用器的所述第二时钟输出以将所述数据输入或所述扫描测试输入选择性耦合到所述输出。
支持扫描测试逻辑装置方法

[发明专利]无干扰时钟信号多路复用器电路和其操作方法-CN200780021724.2有效
发明人： 马丁·圣劳伦特;张彦 -专利权人：高通股份有限公司
申请日： 2007-06-13 - 公布日： 2009-06-24 - 主分类号： H04L7/02 文献下载
摘要：本发明提供用于设计和使用数字信号处理器的技术，包括(但不限于)用于在通信(例如，CDMA)系统中处理传输。在从驱动时钟多路复用器的第一时钟输入切换到驱动所述时钟多路复用器的第二时钟输入中，发生降低的干扰。所述时钟多路复用器接收第一时钟输入且提供时钟输出，且响应于所述第一时钟输出中的低相位输入电平而确定所述时钟输出中的低相位输出电平。在有限时间周期内，不考虑所述第一时钟输入信号的相位电平来强加低相位输出电平。所述时钟多路复用器接收第二时钟输入且确定所述第二时钟输入信号中的低相位输入电平。在所述第二时钟输入信号中的所述低相位输入电平期间，发生切换到响应于所述第二时钟输入提供所述时钟输出。接着，所述时钟多路复用器的输出跟随所述第二时钟信号的所述相位电平。
干扰时钟信号多路复用电路操作方法

1
共 15 条