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[发明专利]半导体结构及其形成方法-CN202010285657.2在审
发明人： 金吉松 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2020-04-13 - 公布日： 2021-10-22 - 主分类号： H01L21/768 文献下载
摘要：一种半导体结构及其形成方法，形成方法包括：提供基底；在基底上形成第一介质层以及位于第一介质层中的第一互连线；形成覆盖第一介质层和第一互连线的第二介质层；刻蚀部分厚度的第二介质层，在第二介质层中形成互连沟槽；形成贯穿互连沟槽部分底部的第二介质层的导电通孔；形成位于互连沟槽的底面和侧壁、以及位于导电通孔的侧壁的扩散阻挡结构层，扩散阻挡结构层露出位于导电通孔底部的第一互连线；通过填充工艺，在扩散阻挡结构层上形成位于导电通孔中的通孔互连结构、以及位于互连沟槽中的第二互连线，通孔互连结构与第一互连线直接接触。本发明实施例有利于减小通孔互连结构与第一互连线之间的接触电阻。
半导体结构及其形成方法

[发明专利]半导体结构及其形成方法-CN202010312363.4在审
发明人：亚伯拉罕·庾;金吉松 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2020-04-20 - 公布日： 2021-10-22 - 主分类号： H01L21/336 文献下载
摘要：一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部；在所述衬底上形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；在所述栅极结构两侧的鳍部中形成凹槽，所述凹槽的底部低于所述栅极结构的底部，所述凹槽低于所述栅极结构的部分作为底部凹槽；通过所述底部凹槽对位于栅极结构下方的鳍部进行离子掺杂，形成防扩散掺杂区；在形成所述防扩散掺杂区后，在所述凹槽中形成源漏掺杂层。本发明实施例有利于减小源漏掺杂层在栅极结构下方的鳍部中形成的漏电流，进而有利于提升半导体结构的性能。
半导体结构及其形成方法

[发明专利]半导体结构及其形成方法-CN202010238875.0在审
发明人： 金吉松 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2020-03-30 - 公布日： 2021-10-01 - 主分类号： H01L27/22 文献下载
摘要：一种半导体结构及其形成方法，其中，所述半导体结构包括：基底；底部电极层，位于所述基底上；磁性隧道结层，位于所述底部电极层上；顶部电极层，位于所述磁性隧道结层上；开口，所述开口至少暴露出部分所述磁性隧道结层的上表面和下表面的其中之一。本发明实施例提供的半导体结构，可以减少工作状态时的漏电流，有利于提高不同存储状态下磁性隧道结层的电阻值的差值，提高半导体结构的性能，从而提高包含该磁性隧道结层的存储器的存储状态的可靠性。
半导体结构及其形成方法

[发明专利]工艺制造方法、阈值电压的调节方法、设备和存储介质-CN202010245619.4在审
发明人：亚伯拉罕·庾;金鹰;金吉松 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2020-03-31 - 公布日： 2021-10-01 - 主分类号： G06F30/39 文献下载
摘要：一种工艺制造方法、阈值电压的调节方法、设备和存储介质，工艺制造方法包括：工艺制造方法包括：确定待形成MOS器件类型以及对应的阈值电压区间；根据MOS器件类型以及对应的阈值电压区间，通过查询预先配置的阈值电压区间第一映射关系与阈值电压区间第二映射关系，获得对应的阈值电压调节工序；根据对应的阈值电压调节工序，建立工艺流程；其中，第一映射关系为阈值电压区间与MOS器件类型映射关系；第二映射关系为第一映射关系中的阈值电压区间与预设工艺流程中选取至少一个调节工艺构成的阈值电压调节工序对应，阈值电压调节工序在总的阈值电压偏移量作用下使阈值电压位于对应阈值电压区间中。本发明降低了调节阈值电压的难度。
工艺制造方法阈值电压调节设备存储介质

[发明专利]半导体结构的形成方法-CN202010224167.1在审
发明人： 金吉松;亚伯拉罕·庾 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2020-03-26 - 公布日： 2021-09-28 - 主分类号： H01L21/336 文献下载
摘要：一种半导体结构的形成方法，包括：提供衬底；在衬底上形成栅极结构、第一侧墙和第二侧墙；以第一侧墙和第二侧墙为掩膜，在衬底内形成源漏开口；去除第二侧墙；对源漏开口进行离子注入，在源漏开口侧壁和底部的衬底内形成抑制层，抑制层内掺杂有第一离子；在源漏开口内形成源漏掺杂层。通过先形成第二侧墙和源漏开口，在形成源漏开口之后去除第二侧墙，以此来增大第一离子注入时的注入角度，使得注入的第一离子较多的扩散至源漏开口侧壁对应的衬底内，以此增大抑制层的包围面积，在后续的激活退火处理中，使得源漏掺杂层内的第二离子能够较大区域范围的扩散，进而使得最终形成的源漏掺杂区的面积增大，提升最终形成的半导体结构的性能。
半导体结构形成方法

[发明专利]半导体结构及其形成方法-CN202010165784.9在审
发明人： 金吉松 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2020-03-11 - 公布日： 2021-09-14 - 主分类号： H01L23/522 文献下载
摘要：一种半导体结构及其形成方法，包括：提供衬底，所述衬底内具有第一导电结构；在所述衬底上形成第一介质层；在所述第一介质层内并延伸入所述第一导电结构内形成第一开口，所述第一开口底部表面低于所述第一导电结构顶部表面；在所述第一开口内形成插塞结构。在本发明技术方案的半导体结构中，通过位于所述第一介质层内并延伸入第一导电结构内的第一开口，所述第一开口底部表面低于所述第一导电结构顶部表面；位于所述第一开口内的插塞结构。利用延伸入所述第一导电结构内的第一开口，使得所述第一导电结构与所述插塞结构之间的接触面积增大，以此实现减小所述第一导电结构与所述插塞结构之间的接触电阻，进而提升最终形成的半导体结构的电学性能。
半导体结构及其形成方法

[发明专利]半导体结构及其形成方法-CN202010147264.5在审
发明人： 金吉松 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2020-03-05 - 公布日： 2021-09-07 - 主分类号： H01L23/48 文献下载
摘要：一种半导体结构及其形成方法，其中形成方法包括：提供衬底，在衬底上形成鳍部和隔离层，刻蚀隔离层和部分厚度的衬底，形成电源轨开口；沿电源轨开口继续刻蚀部分厚度的所述衬底，形成通孔；在电源轨开口以及通孔内形成第一牺牲层；回刻蚀所述第一牺牲层，至所述第一牺牲层的高度占所述通孔高度的20％～80％；在电源轨开口以及通孔内形成第一金属层；减薄衬底背面，直至第一牺牲层从衬底背面露出；去除全部第一牺牲层，露出第一金属层的背部表面；在第一金属层背面形成第二金属层，第二金属层背部表面与衬底背部表面齐平。本发明实施例提供的半导体结构的形成方法，在形成背部配电的同时，还可以实现高深宽比通孔的填充，从而提高半导体结构的性能。
半导体结构及其形成方法

[发明专利]半导体结构及其形成方法-CN202010147849.7在审
发明人： 金吉松 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2020-03-05 - 公布日： 2021-09-07 - 主分类号： H01L21/768 文献下载
摘要：一种半导体结构及其形成方法，其中，形成方法包括：提供衬底，所述衬底包括相邻的第一区和第二区，在所述第一区的所述衬底正面形成若干鳍部；在所述衬底正面形成隔离层，所述隔离层顶部高于所述鳍部顶部；刻蚀所述第二区的所述隔离层和部分厚度的所述衬底，形成电源轨开口；沿所述电源轨开口继续刻蚀部分厚度的所述衬底，形成通孔；在所述电源轨开口以及所述通孔内形成第一金属层；减薄所述衬底背面，直至所述第一金属层从所述衬底背面露出；回刻蚀所述衬底背面，使所述第一金属层的背部表面高于所述衬底背部表面。本发明实施例提供的半导体结构的形成方法，可以提高半导体衬底背部的互连结构和电源轨的对准精度，从而提高半导体结构的性能。
半导体结构及其形成方法

[发明专利]半导体器件的形成方法-CN202010148370.5在审
发明人： 金吉松;亚伯拉罕·庾 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2020-03-05 - 公布日： 2021-09-07 - 主分类号： H01L21/768 文献下载
摘要：一种半导体器件的形成方法，包括：提供待刻蚀层，待刻蚀层包括相邻的第一区和第二区，且第一区和第二区邻接；在待刻蚀层上依次形成第一掩膜层和图形化的核心层；在核心层顶部和侧壁表面、第一掩膜层表面形成侧墙材料层；在第二区的第一掩膜层表面的侧墙材料层上形成第一牺牲层；在侧墙材料层上形成第二牺牲层，第二牺牲层露出核心层顶部表面的侧墙材料层顶部、以及所述第一牺牲层顶部；去除第一牺牲层、第二区的第一掩膜层表面的侧墙材料层以及核心层顶部表面的侧墙材料层；去除核心层；刻蚀第一区的第一掩膜层，形成第一槽；刻蚀第二区的第一掩膜层，形成第二槽。本发明提供的形成方法，可以实现更小的HTH尺寸，且使得到的HTH尺寸与预期目标相符。
半导体器件形成方法

[发明专利]半导体结构及其形成方法-CN201911302205.4在审
发明人： 金吉松 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2019-12-17 - 公布日： 2021-06-18 - 主分类号： H01L23/48 文献下载
摘要：一种半导体结构及其形成方法，包括：提供基底，基底包括相邻的第一区与第二区；在基底上形成第一介质层，第一介质层分别位于第一区与第二区上，第一介质层内具有一个或多个第一插塞结构，第一介质层暴露出第一插塞结构的顶部表面；在第一介质层上形成第一导电层，第一导电层位于第二区上；在第一区的第一介质层上、以及第一导电层上形成第二介质层；在第二介质层内形成第二插塞结构，第二插塞结构位于第一区上，第二插塞结构的底部表面与第一插塞结构的顶部表面接触。通过将第一插塞结构与第二插塞结构直接连接，省去了制作字线导电层WL与电源导电层Vss的步骤，在满足电学结构的前提下，能够有效的提高生产效率，同时降低了制作成本。
半导体结构及其形成方法

[发明专利]半导体结构的形成方法、半导体器件-CN201911174025.2在审
发明人： 金吉松;吴轶超 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2019-11-26 - 公布日： 2021-06-11 - 主分类号： H01L21/3213 文献下载
摘要：一种半导体结构的形成方法、半导体器件，形成方法包括：提供基底，基底上形成有待刻蚀层；在待刻蚀层上形成多个分立的核心层；在核心层的侧壁上形成第一侧墙，核心层与位于核心层侧壁上的第一侧墙构成一组图形单元，多组图形单元之间间隔排列；形成位于图形单元侧壁上的第二侧墙，相邻的第二侧墙与待刻蚀层围成凹槽；在凹槽中形成第三侧墙；去除核心层；去除第二侧墙，以第一侧墙和第三侧墙为掩膜，刻蚀待刻蚀层，形成目标图形。本发明实施例有利于防止相邻核心层之间的间距落入光刻工艺的禁止周期中，进而有利于降低形成核心层的光刻工艺的工艺难度、增大形成核心层的光刻工艺的工艺窗口，相应有利于提高目标图形的形成质量。
半导体结构形成方法半导体器件

[发明专利]半导体结构及其形成方法-CN201911176065.0在审
发明人：王伟;苏波;胡友存;金吉松 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2019-11-26 - 公布日： 2021-06-11 - 主分类号： H01L21/311 文献下载
摘要：一种半导体结构及其形成方法，形成方法包括：提供基底，包括中心区域及边缘区域，所述边缘区域包围所述中心区域；形成覆盖所述中心区域基底表面及所述边缘区域基底表面的核心层；在所述核心层内形成第一凹槽，所述第一凹槽底部露出所述基底表面，所述第一凹槽开口呈矩形，所述矩形的至少一个顶角位于所述中心区域核心层内；在所述第一凹槽侧壁上形成侧墙，所述侧墙呈矩形环状结构；刻蚀去除所述中心区域核心层直至露出基底表面，形成第二凹槽，所述侧墙及所述边缘区域核心层构成初始图形层。本发明能够提高所述初始图形层设计的灵活性，后续以所述初始图形层作为掩膜刻蚀基底形成导电通道，有助于提高导电通道设计的灵活性。
半导体结构及其形成方法

[发明专利]半导体结构及其形成方法-CN201911176061.2在审
发明人： 金吉松 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2019-11-26 - 公布日： 2021-05-28 - 主分类号： H01L21/8234 文献下载
摘要：一种半导体结构及其形成方法，包括：提供待刻蚀层，待刻蚀层上具有第一牺牲膜；在第一牺牲膜上形成若干相互分立的第一侧墙和若干侧墙沟槽，若干侧墙沟槽中具有第一侧墙沟槽与第二侧墙沟槽；在第一侧墙沟槽内形成第二侧墙，第二侧墙填充满第一侧墙沟槽；以第一侧墙与第二侧墙为掩膜刻蚀第一牺牲膜，在待刻蚀层上形成若干第一牺牲层；在第一牺牲层侧壁形成第三侧墙。通过采用第二侧墙填充第一侧墙沟槽，使第二侧墙与第一侧墙沟槽两侧的第一侧墙形合并，在后续的图形传递过程中，合并后的第一侧墙与第二侧墙对应的待刻蚀层不会形成鳍部，省去了再采用光刻图形化工艺去除部分鳍部的过程，进而节约了制作时间与成本。
半导体结构及其形成方法

[发明专利]半导体结构及其形成方法-CN201911006477.X在审
发明人： 金吉松 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2019-10-22 - 公布日： 2021-04-23 - 主分类号： H01L23/538 文献下载
摘要：一种半导体结构及其形成方法，其中半导体结构包括：基底，所述基底包括无效区，所述无效区表面具有相互分立的若干第一栅极结构，各个所述第一栅极结构两侧的基底内具有源漏掺杂区，若干所述第一栅极结构沿第一方向排列；若干相互分立的第一导电层，各个所述第一导电层位于一个或多个所述源漏掺杂区表面，且所述第一栅极结构顶部表面低于第一导电层顶部表面；若干第一插塞，且各个所述第一导电层部分顶部表面分别具有一个第一插塞；与若干第一插塞连接的导电结构，且所述导电结构与第一栅极结构电隔离。所述半导体结构降低寄生电阻的同时，改善半导体结构的电学性能。
半导体结构及其形成方法

[发明专利]半导体结构及其形成方法-CN201910984109.6在审
发明人： 金吉松 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2019-10-16 - 公布日： 2021-04-16 - 主分类号： H01L27/22 文献下载
摘要：一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底包括存储区域和逻辑区域，所述存储区域内具有第一导电层，所述逻辑区域内具有第二导电层，且所述基底暴露出第一导电层顶部表面和第二导电层顶部表面；在所述第一导电层表面形成第一电极层、位于第一电极层表面的磁隧道结以及位于所述磁隧道结表面的第二电极层；在所述基底上形成第一介质层，所述第一介质层覆盖第一电极层侧壁表面、磁隧道结侧壁表面、第二电极层侧壁表面和顶部表面；在所述第一介质层内形成第三导电层，所述第三导电层底部和第二电极层顶部表面相接触。所述方法能够节省工艺步骤，且提高制程的兼容性。
半导体结构及其形成方法

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