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[发明专利]包络检波电路及芯片-CN202310518544.6在审
发明人：赵东艳;邵亚利;刘芳;付振;张泉;徐鹏;解尧明;沈美根;李东镁;张东;王立城;鹿祥宾;朱松超 -专利权人：北京芯可鉴科技有限公司;北京智芯微电子科技有限公司;灿芯创智微电子技术（北京）有限公司
申请日： 2023-05-09 - 公布日： 2023-09-19 - 主分类号： H03D1/18 文献下载
摘要：本发明涉及芯片领域，公开了一种包络检波电路及芯片，该包络检波电路包括：电容充电电流提供模块，用于接收调制信号并在调制信号的控制下为电容提供充电电流；电容放电电流提供模块，与电容充电电流提供模块连接，用于接收调制信号并在调制信号的控制下为电容提供放电电流；电容，电容连接在电容充电电流提供模块或电容放电电流提供模块的两端之间；以及比较模块，用于比较连接电压与预设参考电压，其中，充电电流和放电电流满足使得在调制信号的第一个脉冲周期内连接电压达到小于预设参考电压；以及根据比较结果输出电平信号，以完成对调制信号的包络检波。藉此，实现了包络检波和传输低延时。
包络检波电路芯片

[发明专利]IGBT驱动电路、用于驱动IGBT的方法及芯片-CN202310475218.1在审
发明人：陈燕宁;邵亚利;刘芳;付振;张泉;徐鹏;沈美根;解尧明;李东镁;张东;邓永峰;鹿祥宾;符荣杰 -专利权人：北京芯可鉴科技有限公司;北京智芯微电子科技有限公司;灿芯创智微电子技术（北京）有限公司
申请日： 2023-04-27 - 公布日： 2023-08-25 - 主分类号： H03K17/567 文献下载
摘要：本发明涉及芯片领域，公开了一种IGBT驱动电路、用于驱动IGBT的方法及芯片，该IGBT驱动电路包括：阶段确定模块，用于确定IGBT是否处于导通阶段的电流上升阶段或者关断阶段的电压上升阶段；以及驱动电压控制模块，用于：在IGBT处于电流上升阶段的情况下，控制施加至IGBT的门极的驱动电压小于开始导通驱动电压，其中，开始导通驱动电压为在导通阶段开始时施加至门极的驱动电压；以及在IGBT处于电压上升阶段的情况下，控制施加至门极的驱动电压大于开始关断驱动电压，其中，开始关断驱动电压为在关断阶段开始时施加至门极的驱动电压。藉此，实现了兼具抑制电流尖峰和电压尖峰、降低开关损耗和抑制EMI三者的优势。
igbt 驱动电路用于方法芯片

[发明专利]多通道高速串行总线发送端并行端口同步方法及电路-CN201810160846.X有效
发明人：王浩南;吴汉明;曹云鹏;蒂姆·姚;李伟 -专利权人： 灿芯创智微电子技术（北京）有限公司
申请日： 2018-02-27 - 公布日： 2021-11-16 - 主分类号： H03L7/181 文献下载
摘要：本发明涉及一种多通道高速串行总线中发送端并行端口同步方法、电路和芯片。现有技术中，通常利用缓存实现并行端口同步，而缓存往往会占用较多的芯片面积，增加成本。本发明所述的电路/芯片仅用了数个逻辑门，配合自动的相位检测，在实际工作过程中动态调整并行时钟相位实现端口同步。采用本发明所述的方法、电路和芯片，同时解决了并行端口同步和跨时钟域的问题，避免了使用缓存器，减少了资源开销和链路延迟，在实际工作过程中自动调节时钟之间的相位关系，保证系统不受电压、温度和工艺偏差的影响。
通道高速串行总线发送并行端口同步方法电路

[发明专利]一种电容分段结构逐次逼近型模数转换器-CN201711155620.2有效
发明人：周泱 -专利权人： 灿芯创智微电子技术（北京）有限公司
申请日： 2017-11-20 - 公布日： 2021-09-24 - 主分类号： H03M1/14 文献下载
摘要：本发明属于集成电路设计领域，具体涉及一种电容分段结构逐次逼近型模数转换器，包括连接在比较器的输入端上的数模转换器，数模转换器包括常规电容结构的高位电容阵列和低位电容阵列，高位电容阵列连接在比较器的输入端上，低位电容阵列通过桥电容Cs连接在比较器的输入端上，比较器的输出端连接逐次逼近寄存器及控制电路，桥电容Cs由多个单位电容C构成，还包括设置在低位电容阵列上的、与桥电容Cs相对应的对地电容Cg，对地电容Cg的容量能够与桥电容Cs的容量进行匹配校正。本发明所提供的电容分段结构逐次逼近型模数转换器能够提高电容分段结构SAR ADC的匹配精度，改善DNL/INL性能，并防止比较器输入端的电压超过电源电压的范围。
一种电容分段结构逐次逼近型模数转换器

[发明专利]一种基于DDR读数据同步方法及系统-CN201711138837.2有效
发明人：王亮 -专利权人： 灿芯创智微电子技术（北京）有限公司
申请日： 2017-11-16 - 公布日： 2020-12-18 - 主分类号： G06F13/16 文献下载
摘要：本发明公开了一种基于DDR读数据同步方法及系统，该方法以二分频输入数据选通信号half_input_dqs_n作为DDR接口DQS信号，以采样时钟internal_clk作为DDR控制器内部采样时钟，在DDR接口DQS信号和DDR控制器内部采样时钟之间，建立一个过渡时钟作为同步时钟，藉此同步时钟实现DDR控制器内部采样时钟和DDR外部输入时钟的同步，实现DDR接口DQS域数据和DDR控制器内部采样时钟域数据的异步传输。该方法及系统，可最大限度的满足DQS域和DDR控制器内部采样时钟域的建立时间和保持时间，用很小的延迟解决了DDR读数据的同步问题，不再依赖于FIFO技术。
一种基于 ddr 读数同步方法系统

[发明专利]一种CLAMP类型的静电保护电路-CN201710753847.0有效
发明人：陆敏 -专利权人： 灿芯创智微电子技术（北京）有限公司
申请日： 2017-08-29 - 公布日： 2019-05-28 - 主分类号： H02H9/04 文献下载
摘要：本发明属于静电保护电路技术领域，具体涉及一种CLAMP类型的静电保护电路，所述静电保护电路中设置有包含NMOS管的泄放电路，所述泄放电路利用所述NMOS管的骤回导电来泄放静电电压，所述NMOS管的工作电压低于所述静电电压，所述静电保护电路能够通过仿真软件模拟运行，提高了第一次流片的成功率，节省了资金成本和时间成本。
一种 clamp 类型静电保护电路

[发明专利]电流舵型数模转换器高位电流源单元开关解码电路及方法-CN201710940102.5在审
发明人：吴明远 -专利权人： 灿芯创智微电子技术（北京）有限公司
申请日： 2017-10-11 - 公布日： 2018-04-20 - 主分类号： H03M1/66 文献下载
摘要：本发明属于电流舵型数模转换器领域，具体涉及一种电流舵型数模转换器高位电流源单元开关解码电路，设置在电流舵型数模转换器的高位电流源单元组成的矩阵上，包括随机列解码电路和随机行解码电路，能够根据电流舵型数模转换器DAC输入码的高电位bit信号产生随机列解码信号和随机行解码信号，使得所述矩阵中与所述随机列解码信号、随机行解码信号相对应的高位电流源单元打开；每次根据所述DAC输入码的高电位bit信号产生的所述随机列解码信号、随机行解码信号均不相同，打开的所述高位电流源单元也不相同，从而提高所述电流舵型数模转换器的无杂散动态范围SFDR的性能，所述无杂散动态范围SFDR是指输入信号能量和最大失真能量的差值。
电流数模转换器高位单元开关解码电路方法

[发明专利]一种抑制过补偿的均衡器反馈控制电路及方法-CN201710908008.1在审
发明人：郑佳鹏;李伟 -专利权人： 灿芯创智微电子技术（北京）有限公司
申请日： 2017-09-29 - 公布日： 2018-03-23 - 主分类号： H04L25/03 文献下载
摘要：本发明属于模拟均衡器技术领域，具体涉及一种抑制过补偿的均衡器反馈控制电路，包括采用第一自收敛算法进行自收敛的模拟均衡器(1)和采用第二自收敛算法进行自收敛的判决反馈回路；所述模拟均衡器(1)用于对输入信号的衰减进行补偿；所述第二自收敛算法能够产生反馈TAP系数；其中，所述模拟均衡器(1)和所述判决反馈回路相连，所述第一自收敛算法通过引入所述反馈TAP系数对所述模拟均衡器(1)的自收敛进行微调，抑制所述模拟均衡器(1)在对所述输入信号的衰减进行补偿的过程中所产生的过补偿。
一种抑制补偿均衡器反馈控制电路方法

[发明专利]一种新型高压与低压兼容的电路接口-CN201710803806.8在审
发明人：孔亮;庄志青;职春星 -专利权人： 灿芯创智微电子技术（北京）有限公司
申请日： 2017-09-08 - 公布日： 2018-03-20 - 主分类号： H03K19/0175 文献下载
摘要：本发明涉及一种新型高压与低压兼容的电路接口。本发明所述的一种新型高压与低压兼容的电路接口包括高压电源输入端、低压电源输入端、pmos器件、nmos器件、数据信号输入端、高压输出端及低压输出端，其中，所述电路接口的最后一级驱动单元的上拉单元、下拉单元分别为两个低压器件层叠结构，高压输出端的前级驱动引出作为低压输出端。采用本发明所述的电路接口，可以把高压与低压的工作器件分开，高压工作状态采用高压器件，低压工作状态采用低压器件，减少高低压互相对设计的权衡，节省占用的高压器件面积,节省成本。
一种新型高压低压兼容电路接口

[发明专利]一种具有预加重功能的DDR接口电路-CN201710803808.7在审
发明人：孔亮;庄志青;职春星 -专利权人： 灿芯创智微电子技术（北京）有限公司
申请日： 2017-09-08 - 公布日： 2018-02-23 - 主分类号： H03K19/0185 文献下载
摘要：本发明属于集成电路技术领域，具体涉及一种具有预加重功能的DDR接口电路，与芯片的输出端相连，包括漏极连接电源、源极串接一个第一电阻、栅极连接第一逻辑单元的一个PMOS管，第一逻辑单元用于输出高电平1；还包括漏极串接一个第二电阻、源极连接公共端、栅极连接第二逻辑单元的一个NMOS管，第二逻辑单元用于输出低电平0；第一电阻、第二电阻串连，输出端的线路连接在第一电阻、第二电阻之间的线路上；PMOS管、第一电阻之间的电阻比值以及NMOS管、第二电阻之间的电阻比值能够对输出端的输出信号实现预加重功能。该DDR接口电路节省了电路面积，简化了电路结构，降低了芯片的成本和制造难度，DDR接口电路的信号在整个输送期间的电阻不会发生变化。
一种具有加重功能 ddr 接口电路

[发明专利]一种静电防护电路-CN201710803798.7在审
发明人：孔亮;庄志青;职春星 -专利权人： 灿芯创智微电子技术（北京）有限公司
申请日： 2017-09-08 - 公布日： 2018-01-09 - 主分类号： H02H9/04 文献下载
摘要：本发明属于集成电路技术领域，具体涉及一种静电防护电路，设置在与集成电路的信号接收/发送端相连的接口工作电路上，包括与接口工作电路相交于相交点、设有二极管的静电防护电路连接线，接口工作电路用于传输高频工作信号，静电防护电路连接线用于传输静电放电脉冲，在接口工作电路上靠近相交点的位置设置第一滤波器，第一滤波器能够允许高频工作信号通过的同时阻挡静电放电脉冲通过；在静电防护电路连接线上靠近相交点的位置设置第二滤波器，第二滤波器允许静电放电脉冲通过的同时阻挡高频工作信号通过。采用本发明所提供的静电防护电路使得静电放电脉冲与高频工作信号各自通过不同的路径，互不影响。
一种静电防护电路

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