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[发明专利]占空比50%的连续整数分频器及包括其的锁相环电路-CN201911162944.8有效
发明人：张宁;刘玉春 -专利权人：上海华力微电子有限公司
申请日： 2019-11-25 - 公布日： 2023-09-15 - 主分类号： H03L7/181 文献下载
摘要：本发明涉及占空比50％的连续整数分频器及包括其的锁相环电路，涉及半导体集成电路设计，通过在现有的占空比非50％的连续整数分频器的外围添加D触发器单元和逻辑门电路，对占空比非50％的连续整数分频器输出的占空比非50％的连续分频时钟信号进行延时及逻辑运算即可实现占空比为50％的任意连续分频的时钟信号，首先电路结构简单，其次在现有电路的外围添加模块，因此成本低，再次其可根据需求选择添加的外围电路模块的个数而实现任意分频，因此适用性强。
50 连续整数分频器包括锁相环电路

[发明专利]分频器和电子设备-CN202010133975.7有效
发明人：张卫波;廖英豪 -专利权人：深圳市紫光同创电子有限公司
申请日： 2020-02-28 - 公布日： 2023-03-10 - 主分类号： H03L7/181 文献下载
摘要：本申请提供一种分频器和电子设备，分频器包括：分频比选择模块，用于响应于分频比选择信号中的第二信号，将第一电平设置值作为分频比设置值输出，响应于分频比选择信号中的第一信号，将第二电平设置值作为分频比设置值输出；分频器模块，用于获取分频比设置值输出，根据上次所获取到的分频比设置值进行分频，并生成分频比选择信号以及分频后的时钟信号，输出生成的分频比选择信号至分频比选择模块，分频后的时钟信号中当前电平的持续时间除以分频前的时钟信号的一个周期持续时间为上次获取到的分频比设置值，分频后的时钟信号中当前电平的持续时间结束时，分频比选择信号中的第一信号和第二信号进行切换，分频后的时钟信号中的两种电平进行切换。
分频器电子设备

[发明专利]时钟数据恢复电路的数字控制电路及时钟数据恢复电路-CN202010050239.5有效
发明人：马世碧;陈刚;丁一;刘军;付东兵;王健安;陈光炳 -专利权人：中国电子科技集团公司第二十四研究所;重庆吉芯科技有限公司
申请日： 2020-01-17 - 公布日： 2022-06-14 - 主分类号： H03L7/181 文献下载
摘要：本发明提供一种时钟数据恢复电路的数字控制电路及时钟数据恢复电路，在时钟数据恢复的数字控制电路中，通过相位插值器输入时钟幅度调节控制模块，可调节相位插值器输入时钟的幅度，使其时钟幅度不小于预先设定的阈值电压，进而能调节控制相位插值器的线性度；通过输入数据共模电压偏移量调节控制模块调节输入数据的共模电压偏移量，解决了串行数据共模电压失调的问题，并优化了采样时钟的占空比；通过相位插值器检测控制模块能有效调节控制相位插值器输出时钟的相位，使其输出的采样时钟满足采样要求；通过与门结构的相位检测单元代替传统的异或门结构，简化了相位检测单元的结构，减小了电路的面积和功耗。
时钟数据恢复电路数字控制

[实用新型]分频器、时钟信号生成电路和电子设备-CN202120918158.2有效
发明人：杨新;冯奎景;严迪超 -专利权人：北京奕斯伟计算技术有限公司;广州全盛威信息技术有限公司
申请日： 2021-04-29 - 公布日： 2022-03-15 - 主分类号： H03L7/181 文献下载
摘要：本申请提供了一种分频器、时钟信号生成电路和电子设备。该分频器包括：第一信号发生单元生成包括至少一个第一信号的第一信号序列，时钟信号序列的每组时钟信号包括2n+1个时钟信号；第一信号的跳变沿，与一组时钟信号的第n+2个时钟信号的跳变沿对应；反相单元；第二信号发生单元生成包括至少一个第二信号的第二信号序列，第二信号中，跳变沿与一组反相时钟信号中第1个反相时钟信号的跳变沿对应，反相跳变沿与第n+1个反相时钟信号的跳变沿对应；组合逻辑单元对第一信号序列和第二信号序列做组合逻辑运算；二分频单元用于生成等占空比的2n+1分频信号序列。本申请能够降低竞争冒险的几率，降低产生信号毛刺几率。
分频器时钟信号生成电路电子设备

[发明专利]多通道高速串行总线发送端并行端口同步方法及电路-CN201810160846.X有效
发明人：王浩南;吴汉明;曹云鹏;蒂姆·姚;李伟 -专利权人：灿芯创智微电子技术（北京）有限公司
申请日： 2018-02-27 - 公布日： 2021-11-16 - 主分类号： H03L7/181 文献下载
摘要：本发明涉及一种多通道高速串行总线中发送端并行端口同步方法、电路和芯片。现有技术中，通常利用缓存实现并行端口同步，而缓存往往会占用较多的芯片面积，增加成本。本发明所述的电路/芯片仅用了数个逻辑门，配合自动的相位检测，在实际工作过程中动态调整并行时钟相位实现端口同步。采用本发明所述的方法、电路和芯片，同时解决了并行端口同步和跨时钟域的问题，避免了使用缓存器，减少了资源开销和链路延迟，在实际工作过程中自动调节时钟之间的相位关系，保证系统不受电压、温度和工艺偏差的影响。
通道高速串行总线发送并行端口同步方法电路

[发明专利]一种用于PLL频率综合器的周跳抑制电路-CN201711373561.6有效
发明人：魏慧婷;文武;毕波;李永峰;张佃伟;侯训平;段冲;张超轩;张乃康;杨立;吴雪峰;孙家兴 -专利权人：北京时代民芯科技有限公司;北京微电子技术研究所
申请日： 2017-12-19 - 公布日： 2021-11-09 - 主分类号： H03L7/181 文献下载
摘要：本发明提供了一种用于PLL频率综合器的周跳抑制电路，包括周跳检测器、频率选择器、周跳计数控制器、译码器。周跳检测器检测参考信号Fref和反馈信号Fdiv之间的相位差，当相位差超出鉴频鉴相器PFD鉴相范围时，周跳检测器产生超前检测脉冲信号U_CS或滞后检测脉冲信号D_CS，输出至频率选择器和周跳计数控制器；频率选择器选择超前检测脉冲信号U_CS或者滞后检测脉冲信号D_CS作为周跳脉冲信号Fs输出至周跳计数控制器，周跳计数控制器对周跳脉冲进行累加或累减，得到译码器控制字，控制PLL频率综合器电荷泵电流打开或关断，从而加快PLL频率综合器锁定。
一种用于 pll 频率综合抑制电路

[发明专利]全数字锁相回路电路及其相关反馈时钟微扰动装置-CN202010315720.2在审
发明人：王威仁;陈廷宗 -专利权人：智原科技股份有限公司
申请日： 2020-04-21 - 公布日： 2021-10-12 - 主分类号： H03L7/181 文献下载
摘要：本公开涉及一种全数字锁相回路电路及其相关反馈时钟微扰动装置。该全数字锁相回路电路包括：一时间至数字转换器、回路滤波器、数字控制振荡器与反馈时钟微扰动装置。时间至数字转换器接收一参考时钟信号与一反馈时钟信号，并产生一相位误差数值。回路滤波器接收该相位误差数值，并产生一控制数值。数字控制振荡器，接收该控制数值，并产生一输出时钟信号。反馈时钟微扰动装置接收一输入数值，并根据该输入数值来处理该输出时钟信号，并产生该反馈时钟信号。其中，该反馈时钟信号为加入微扰动的反馈时钟信号。此外，加入微扰动的反馈时钟信号可改善全数字锁相回路电路的线性度，达到更好的抖动表现。
数字回路电路及其相关反馈时钟扰动装置

[发明专利]一种除数可选的除频器及其除频方法-CN201710888959.7有效
发明人：代杰 -专利权人：凌阳成芯科技（成都）有限公司
申请日： 2017-09-27 - 公布日： 2021-09-24 - 主分类号： H03L7/181 文献下载
摘要：本发明涉及除频器领域，特别涉及一种除数可选的除频器及其除频方法，包括输入输出部和控制部，输入输出部包括依次相连的相位选择器、缓冲器和除频器，输入相位由相位选择器输入，经缓冲器到除频器输出；控制部包括依次相连的Δ‑Σ调制器、除数选择控制器和相位选择控制器；并且除频器将输出相位提供给Δ‑Σ调制器和除数选择控制器，缓冲器将其输出结果提供给相位选择控制器和除数选择控制器，相位选择控制器向相位选择器发送控制信号，这种除数可选的除频器及其除频方法决目前基于phase rotationΔ‑Σ除频器的可扩展性和可移植性的难题，特别适合需要实时切换除频系数，改变输出频率的场合。
一种除数可选及其方法

[发明专利]分频器及其控制方法、时钟信号生成电路和电子设备-CN202110473522.3在审
发明人：杨新;冯奎景;严迪超 -专利权人：北京奕斯伟计算技术有限公司;广州全盛威信息技术有限公司
申请日： 2021-04-29 - 公布日： 2021-07-23 - 主分类号： H03L7/181 文献下载
摘要：本申请提供了一种分频器及其控制方法、时钟信号生成电路和电子设备。该分频器包括：第一信号发生单元生成包括至少一个第一信号的第一信号序列，时钟信号序列的每组时钟信号包括2n+1个时钟信号；第一信号的跳变沿，与一组时钟信号的第n+2个时钟信号的跳变沿对应；反相单元；第二信号发生单元生成包括至少一个第二信号的第二信号序列，第二信号中，跳变沿与一组反相时钟信号中第1个反相时钟信号的跳变沿对应，反相跳变沿与第n+1个反相时钟信号的跳变沿对应；组合逻辑单元对第一信号序列和第二信号序列做组合逻辑运算；二分频单元用于生成等占空比的2n+1分频信号序列。本申请能够降低竞争冒险的几率，降低产生信号毛刺几率。
分频器及其控制方法时钟信号生成电路电子设备

[发明专利]一种跨时钟域处理电路-CN201880098603.6在审
发明人：白玉晶;刘旭辉 -专利权人：华为技术有限公司
申请日： 2018-12-29 - 公布日： 2021-05-25 - 主分类号： H03L7/181 文献下载
摘要：一种跨时钟域处理电路，用于以较低的延时实现数据在异步时钟域之间的处理。该跨时钟域处理电路包括相位对齐电路(330)和同步电路(340)，其中相位对齐电路(330)用于根据输入数据恢复出的、包含输入数据时钟的相位变化信息的控制信号来调整来自本地的工作时钟的相位，使得该工作时钟与输入数据时钟相位对齐，并将上述输入数据时钟和工作时钟作为同步电路的时钟以同步上述输入数据。以输入数据时钟恢复出的控制信号来调整本地的工作时钟的相位，使得输入数据时钟和调整后的工作时钟可以以较低的延迟同步输入数据，使得数据经过跨时钟域处理电路的时延变小。
一种时钟处理电路

[实用新型]时钟发生器-CN201922051853.9有效
发明人： G·穆西;G·兰格弗尔德;C·瓦尔扎希纳;G·加特瑞 -专利权人：意法半导体股份有限公司
申请日： 2019-11-25 - 公布日： 2020-08-28 - 主分类号： H03L7/181 文献下载
摘要：本公开涉及时钟发生器。在一个实施例中，时钟发生器具有可变模量分频器，该可变模量分频器接收高频时钟信号，并且输出分频时钟信号，该分频时钟信号具有由温度补偿电路所生成的模量控制信号控制的频率。抖动滤波器耦合到可变模量分频器的输出并且耦合到温度补偿电路，并且生成补偿时钟信号，该补偿时钟信号具有相对于分频时钟信号被延迟与量化误差信号相关的时间的切换沿。根据本公开的时钟发生器具有小的占用面积和低的功耗水平。
时钟发生器

[发明专利]一种宽带低相噪频率合成装置-CN201710251274.1有效
发明人：曹阳;陶长亚;凌云志;黄武;赵润年;张煜;汤瑞;张黎明;周建烨 -专利权人：中国电子科技集团公司第四十一研究所
申请日： 2017-04-18 - 公布日： 2020-04-21 - 主分类号： H03L7/181 文献下载
摘要：本发明公开了一种宽带低相噪频率合成装置，具体涉及频率合成技术领域。该宽带低相噪频率合成装置，包括相互连接的参考电路、宽带信号产生电路、混频电路、点频信号发生电路和小数分频电路，利用第一压控振荡器和第二压控振荡器组合实现6～12GHz的宽频率覆盖，采用点频信号发生电路产生的2.5GHz、5GHz、10GHz的低相噪点频信号与6～12GHz的宽带高频信号进行混频，实现宽带高频信号频率向下搬移到0.2～3GHz，降低因为倍频效应带来的相噪恶化，实现输出信号的低相噪，使用小数分频技术实现频率合成装置输出频率的高频率分辨率。
一种宽带低相噪频率合成装置

[发明专利]用于减小电压噪声的时钟吞除设备-CN201580030169.4有效
发明人： R·M·库茨;D·R·帕尔 -专利权人：高通股份有限公司
申请日： 2015-05-18 - 公布日： 2019-04-26 - 主分类号： H03L7/181 文献下载
摘要：本文描述了用于通过选择性地吞除时钟信号中的脉冲来控制时钟信号的频率的系统和方法。在一个实施例中，一种用于调整时钟信号的频率的方法包括接收时钟信号，以及根据重复式时钟吞除码型来吞除时钟信号中的脉冲，其中该码型由数字序列定义。
用于减小电压噪声时钟设备

[实用新型]谐波信号发生器-CN201721148601.2有效
发明人：叶孝佑;张建飞 -专利权人：微微一百检测技术（北京）有限公司
申请日： 2017-09-08 - 公布日： 2018-03-27 - 主分类号： H03L7/181 文献下载
摘要：本实用新型涉及一种谐波信号发生器。谐波信号发生器包括控制设备、处理器、译码器和多个波形合成器。控制设备响应于用户的输入操作向处理器发送谐波信号发生指令。处理器根据谐波信号发生指令确定用于生成谐波信号的第一数据，并向译码器发送第一数据和时钟信号。译码器对第一数据进行译码处理，生成第二数据和片选信号，并分别向多个波形合成器发送第二数据和片选信号。多个波形合成器片选信号为选中状态的情况下，根据第二数据和时钟信号生成并输出谐波信号。本实用新型的谐波信号发生器能够输出多路幅度、频率和相位可调节的谐波信号，具有较高的精确度和灵活的输出方式。
谐波信号发生器

[发明专利]数字双链延迟锁相环-CN201410043906.1有效
发明人：张昊;杨宗仁 -专利权人：中国科学院计算技术研究所
申请日： 2014-01-29 - 公布日： 2017-04-12 - 主分类号： H03L7/181 文献下载
摘要：本发明公开了一种数字双链延迟锁相环，该数字双链延迟锁相环包括延迟单元余数链、鉴相器、锁定控制单元以及两条延迟链，其中，两条延迟链包括由多个延迟单元组成的延迟链和多级补偿延迟单元组成的补偿链，延迟单元包括交错颠倒设置的粗调链延迟单元和细调链延迟单元；参考时钟先后经过粗调链延迟单元和细调链延迟单元，粗调链延迟单元输入，细调链延迟单元输出，同时，参考时钟经过补偿链的多级补偿延迟单元，由鉴相器将补偿链输出时钟与参考时钟进行比较，输出鉴相结果，根据该鉴相结果由锁定控制单元调整输出时钟，如果输出时钟领先于参考时钟，则延迟时间被增加，输出时钟被推后，反之亦然，直到鉴相器鉴定两个时钟信号同步，系统锁定。
数字延迟锁相环

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