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[发明专利]一种三维堆叠存储器及其数据处理方法-CN202310105926.6有效
发明人：亚历山大;刘睿 -专利权人： 浙江力积存储科技有限公司
申请日： 2023-02-13 - 公布日： 2023-06-09 - 主分类号： H01L25/065 文献下载
摘要：本发明提供一种三维堆叠存储器，包括：第一芯片；第二芯片，所述第二芯片沿竖直方向全部或部分堆叠在所述第一芯片上；信号输入端口，位于所述第二芯片远离所述第一芯片的一侧；第一硅通孔，所述第一硅通孔贯穿所述第二芯片，所述信号输入端口和所述第一芯片通过所述第一硅通孔通信；其中，多个所述信号输入端口通过共接节点与所述第一硅通孔连接，所述第一硅通孔的数量小于所述信号输入端口的数量。第一芯片和第二芯片通过较少的硅通孔实现通信，可以减少硅通孔的失效率，减少芯片的面积，提高信号传输可靠性。本发明还提供了一种三维堆叠存储器的数据处理方法，可应用较少个数的硅通孔，提高信号传输的可靠性。
一种三维堆叠存储器及其数据处理方法

[发明专利]一种延迟锁相环和存储器-CN202310061921.8在审
发明人：亚历山大;秦彬瑜 -专利权人： 浙江力积存储科技有限公司
申请日： 2023-01-13 - 公布日： 2023-05-30 - 主分类号： H03L7/081 文献下载
摘要：本发明提供了一种延迟锁相环，包括：预处理模块，配置为接收初始时钟信号，对所述初始时钟信号进行预处理，输出多个分频时钟信号；多个可调延迟线，配置为分别对每一所述分频时钟信号进行调整及传输，输出多个延迟时钟信号；后处理模块，配置为对多个延迟时钟信号进行后处理，输出目标时钟信号，所述目标时钟信号的频率等于所述初始时钟信号的频率，所述目标时钟信号的相位和所述初始时钟信号的相位相同。本申请提供的延迟锁相环在环路内部实现了对外部时钟的降频，增大了环路内时钟脉冲宽度，从而提高了系统的抗噪声能力，提高了工作频率。本发明还提供了一种存储器。
一种延迟锁相环存储器

[发明专利]一种单延迟线高频锁相环及其存储器-CN202310062984.5在审
发明人：亚历山大;秦彬瑜 -专利权人： 浙江力积存储科技有限公司
申请日： 2023-01-13 - 公布日： 2023-05-30 - 主分类号： H03L7/081 文献下载
摘要：本发明提供的单延迟线高频锁相环，包括：预处理模块，配置为接收初始时钟信号并进行二分频处理，输出第一分频时钟信号；受控可调延迟电路，基于控制码对第一分频时钟信号进行延迟，以提供输出分频时钟信号；相位差检测电路，配置为接收内部反馈时钟信号与初始时钟信号，将内部反馈时钟信号一个时钟周期内的上升沿和下降沿分别与初始时钟信号相邻两个时钟周期的上升沿进行相位差检测；控制电路，配置为接收相位差，向受控可调延迟电路提供所述控制码。通过预处理模块对初始时钟信号的分频，再对分频后的分频时钟信号进行鉴相，可有效避免在初始时钟信号频率过高对输出时钟的影响，从而使得该高频锁相环能够在更高频率范围内工作。
一种延迟线高频锁相环及其存储器

[发明专利]访问字线的方法及字线解码电路结构-CN202211550314.X有效
发明人：亚历山大;喻文娟 -专利权人： 浙江力积存储科技有限公司
申请日： 2022-12-05 - 公布日： 2023-05-09 - 主分类号： G11C11/408 文献下载
摘要：本发明提供的一种访问字线的方法，包括：将处理后的输入行地址，传输至第一解码电路，并同步输入行熔断电路，产生相应的标志信号和冗余地址；将所述冗余地址传输至第二解码电路，并同时将所述标志信号作为使能信号分别传输到所述第一解码电路和所述第二解码电路中，解码得到最终字线地址；其中所述第一解码电路用于解码正常地址，第二解码电路用于解码冗余地址。既能减少面积的占用又减少字线访问时间，利于提高芯片面积利用率和DRAM的工作效率。本发明提供的字线解码电路结构具有相应优势。
访问方法解码电路结构

[发明专利]一种针对数据屏蔽的纠错方法、装置及存储介质-CN202310093549.9在审
发明人：俞剑;吴妤绮 -专利权人： 浙江力积存储科技有限公司
申请日： 2023-01-31 - 公布日： 2023-04-18 - 主分类号： H03M13/47 文献下载
摘要：本申请实施例公开了一种针对数据屏蔽的纠错方法、装置及存储介质，其中针对数据屏蔽的纠错方法包括步骤：获取目标数据，基于所述目标数据，生成对应的第一纠正码，从所述第一纠正码中选取至少四位作为第二纠正码，将第二纠正码分成两组，每组中至少两位第二纠正码；基于预设规则对第二纠正码进行编码，使每组中的第二纠正码之间的异或值为0；当进行数据屏蔽时，对第二纠正码重新进行编码，使每组中的第二纠正码之间的异或值为1；将目标数据和第一纠正码写入存储阵列；从所述存储阵列中读取目标数据和对应的第一纠正码，分别获取每组的第二纠正码之间的异或值，基于获取的异或值判断是否进行数据纠错过程。
一种针对数据屏蔽纠错方法装置存储介质

[发明专利]一种针对数据屏蔽的纠错方法、装置及存储介质-CN202211352755.9有效
发明人：亚历山大;吴晓雪 -专利权人： 浙江力积存储科技有限公司
申请日： 2022-11-01 - 公布日： 2023-03-31 - 主分类号： H03M13/47 文献下载
摘要：本申请实施例公开了一种针对数据屏蔽的纠错方法、装置及存储介质，其中针对数据屏蔽的纠错方法包括步骤：获取目标数据，基于目标数据，生成对应的第一编码，所述第一编码中包含有第一错误纠正编码；在第一编码中选取两位作为数据屏蔽的标识位，将目标数据和第一编码写入存储阵列；读取目标数据和对应的第一编码，判断是否生成第二错误纠正编码，方法包括：若标识位处读取的两位标识码均为第一标识码，则对读取的目标数据进行编码，生成第二错误纠正编码，对第一错误纠正编码和第二错误纠正编码进行比较，根据比较结果判断是否对目标数据进行修正，若标识位处读取的两位标识码中至少一位为第二标识码，则将读取的目标数据直接输出。
一种针对数据屏蔽纠错方法装置存储介质

[发明专利]半导体器件及其操作方法、装置和计算机可读存储介质-CN202211226067.8有效
发明人：亚历山大;俞剑 -专利权人： 浙江力积存储科技有限公司
申请日： 2022-10-09 - 公布日： 2023-03-03 - 主分类号： G11C17/14 文献下载
摘要：本发明提供了一种半导体器件的操作方法，所述半导体器件包括多个熔断器组，所述熔断器组包括第一熔断器和多个第二熔断器，所述操作方法包括：加载一熔断器组内的第一熔断器，获取第一熔断器的数据；根据所述第一熔断器的数据，对同一熔断器组内的第二熔断器进行处理。本发明通过针对性的对使用的熔断器组进行加载，从而减少了熔断器加载的时间，提高了加载效率。本发明还提供了一种半导体器件及其操作装置，计算机可读存储介质。
半导体器件及其操作方法装置计算机可读存储介质

[发明专利]减小读出放大器面积的方法、电路及dram存储装置-CN202211164147.5有效
发明人：亚历山大;喻文娟 -专利权人： 浙江力积存储科技有限公司
申请日： 2022-09-23 - 公布日： 2023-01-03 - 主分类号： G11C11/4091 文献下载
摘要：本发明公开了一种减小读出放大器面积的方法、电路及dram存储装置,所述方法包括：增加差分数据接口，并使得读出放大器电路的多个差分数据接口分别接至数据感应放大电路，再配置多对负载件以保持每一对所述差分数据接口的电压，以及，配置所述读出放大器电路按照预设顺次，从多对所述负载件中感应电压差，并放大后锁存数据，在不改变存储阵列结构，不改变存储阵列和前级读出放大器现有时序的前提下，实现了多组差分数据共用一个读出放大器电路的技术效果，从而显著地缩小了读出放大器的面积，并因此，进一步地是，对于读取同样容量（位数）的数据，相较于现有结构，减少所需要的读出放大器的个数。
减小读出放大器面积方法电路 dram 存储装置

[发明专利]一种半导体器件及其工作方法、存储器-CN202211076942.9有效
发明人：亚历山大;俞剑 -专利权人： 浙江力积存储科技有限公司
申请日： 2022-09-05 - 公布日： 2022-12-27 - 主分类号： G11C11/401 文献下载
摘要：本发明提供了一种半导体器件及其工作方法、存储器，其中，所述半导体器件包括：多个沿第一方向排布的存储阵列，其中，位于首位和/或末位的存储阵列为边界存储阵列，所述边界存储阵列包括多个虚设存储单元和多条虚设位线，所述虚设位线与多个所述虚设存储单元相连接；虚设放大器，位于所述边界存储阵列背离相邻存储阵列的一侧，所述虚设放大器的两端分别连接所述虚设位线。通过在边界存储阵列的外侧设置虚设放大器，并将虚设放大器的两端连接虚设位线，从而提高边界存储阵列中的存储单元的使用率。
一种半导体器件及其工作方法存储器

[发明专利]输入信号处理方法及存储器电路结构-CN202211076946.7有效
发明人：亚历山大;上官朦朦 -专利权人： 浙江力积存储科技有限公司
申请日： 2022-09-05 - 公布日： 2022-12-23 - 主分类号： G11C11/4093 文献下载
摘要：本发明提供的输入信号处理方法，包括：将输入信号分离为上升沿信号和下降沿信号；将所述上升沿信号和所述下降沿信号分别经过相同的逻辑链路，相应得到第一信号和第二信号；将所述第一信号和所述第二信号进行异或合并，得到命令信号并输出。将输入信号的上升沿和下降沿分离为两路信号经过相同的逻辑链路再合并，合并后传出的信号与原本的输入信号宽度保持一致，能够避免输入信号信号宽度减小以至于消失的情况，数据传输准确率高、易于实施，能有效提高了存储器工作的可靠性。本发明提供的存储器电路结构具有相应优势。
输入信号处理方法存储器电路结构

[发明专利]适用于一个硅通路的双向信号采集电路及集成电路-CN202211188755.X在审
发明人：亚历山大 -专利权人： 浙江力积存储科技有限公司
申请日： 2022-09-28 - 公布日： 2022-12-20 - 主分类号： G11C11/409 文献下载
摘要：本发明提供一种适用于一个硅通路的双向信号采集电路及集成电路，包括：并联设置于每一个芯片处的第一元器件和第二元器件，所述第一元器件用于使信号按照第一方向传递，所述第二元器件用于使信号按照第二方式传递；所述第一元器件和第二元器件分别与连接线连接，第一元器件和第二元器通过所述连接线与相邻的芯片的硅通路连接；第一锁存器和/或第二锁存器，分别与所述第一元器件和/或第二元器连接，用于对第一元器件和/或第二元器在每个时刻所采集的信号进行记录。本发明提供的技术方案，能够通过双向信号采集电路实现在一个硅通孔内进行双向信号的传输，在保障每个芯片的位置能够有效确定的前提下，降低了硅通孔的数量。
适用于一个通路双向信号采集电路集成电路

[发明专利]一种芯片位置识别方法及基于该方法的芯片时序设定方法-CN202211146721.4在审
发明人：亚历山大 -专利权人： 浙江力积存储科技有限公司
申请日： 2022-09-21 - 公布日： 2022-12-02 - 主分类号： G11C11/409 文献下载
摘要：本发明提供一种芯片位置识别方法及基于该方法的芯片时序设定方法，其先根据芯片的预设堆叠数量为每级芯片配置至少一个特征信号电路，以及与特征信号电路一一对应的特征信号，芯片堆叠上电后，特征信号电路根据前级芯片的输出信号，对本级芯片的特征信号进行赋值，从而使得每一芯片的特征信号构成的特征信号标识位形成有序数列，这样，芯片根据自身的特征信号标识位即可识别其在堆叠中的位置，以及相对堆叠中其他芯片的位置，另外，再此基础上，芯片可以根据其在堆叠中的位置，自动地为本级芯片设置时序，解决了堆叠芯片位置无法识别以及堆叠后芯片时序设定复杂的技术问题。
一种芯片位置识别方法基于时序设定

[发明专利]一种包含冗余存储单元的移位寄存方法及移位寄存结构-CN202210856034.5有效
发明人： M·亚历山大 -专利权人： 浙江力积存储科技有限公司
申请日： 2022-07-21 - 公布日： 2022-11-11 - 主分类号： G11C19/28 文献下载
摘要：本发明公开一种包含冗余存储单元的移位寄存方法及移位寄存结构，方法包括如下步骤：设计确定所需时钟的个数和所需锁存器的个数；按照所需的时钟个数，将锁存器顺次分成包含相同个数锁存器的多个锁存单元组，且每一锁存器单元组中包含锁存器的数量，与时钟个数相等；设定每一锁存单元组中的同一顺次的锁存器为冗余单元；为每一时钟配置相应的延迟；配置下一级数据获取电路，并使得数据获取电路与每一锁存单元组中，除所述冗余单元外的各锁存器连接；从而能够降低链式移位寄存结构的面积，减少移位寄存结构整体功耗。
一种包含冗余存储单元移位寄存方法结构

[发明专利]一种数据打散移位寄存结构-CN202210856032.6有效
发明人： M·亚历山大 -专利权人： 浙江力积存储科技有限公司
申请日： 2022-07-21 - 公布日： 2022-11-08 - 主分类号： G11C19/28 文献下载
摘要：本发明公开一种数据打散移位寄存结构，包括顺次连接的M组锁存单元组，每一锁存单元组又包括顺次排布的N个锁存器，每一锁存单元组内的一个锁存器为冗余单元，则，对于任意锁存单元组内的任意锁存器Gx（Qy），其中，x为大于等于0小于等于M‑1的整数，y为大于等于0小于等于N‑1的整数，满足，锁存器Gx（Qy）输入为前级锁存单元组Gx‑1内的锁存器（Qz）的输出；数据总线按照数据周期T间隔，从待加载数据中顺次地选取数据，并顺次加载至首组锁存单元组的锁存器内，获取数据时，从各所述锁存单元组的非冗余单元锁存器内获取数据，其实现更高的数据加载频率的同时，不仅能降低系统所需锁存器的数量，也能降低系统整体的功耗。
一种数据打散移位寄存结构

[发明专利]一种芯片位置识别方法及基于该方法的芯片时序设定方法-CN202210738512.2在审
发明人： M·亚历山大 -专利权人： 浙江力积存储科技有限公司
申请日： 2022-06-28 - 公布日： 2022-07-29 - 主分类号： G11C11/4076 文献下载
摘要：本发明提供一种芯片位置识别方法及基于该方法的芯片时序设定方法，其先根据芯片的预设堆叠数量为每级芯片配置至少一个特征信号电路，以及与特征信号电路一一对应的特征信号，芯片堆叠上电后，特征信号电路根据前级芯片的输出信号，对本级芯片的特征信号进行赋值，从而使得每一芯片的特征信号构成的特征信号标识位形成有序数列，这样，芯片根据自身的特征信号标识位即可识别其在堆叠中的位置，以及相对堆叠中其他芯片的位置，另外，再此基础上，芯片可以根据其在堆叠中的位置，自动地为本级芯片设置时序，解决了堆叠芯片位置无法识别以及堆叠后芯片时序设定复杂的技术问题。
一种芯片位置识别方法基于时序设定