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专利名称

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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]半导体元件及其制作方法-CN202210298345.4在审
发明人： 林宏展 -专利权人：联华电子股份有限公司
申请日： 2022-03-24 - 公布日： 2023-10-10 - 主分类号： H10N50/10 文献下载
摘要：本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法主要包括先形成第一金属间介电层于基底上，然后形成沟槽以及两个接触洞于第一金属间介电层内，形成一金属层于该两个接触洞以及沟槽内以形成一金属内连线以及一自旋轨道转矩式(spin orbit torque,SOT)层，形成一磁性隧穿结(magnetic tunneling junction,MTJ)于SOT层上，形成第一硬掩模于MTJ上，形成第二硬掩模于第一硬掩模上，形成遮盖层于MTJ旁，再形成第二金属间介电层环绕遮盖层。
半导体元件及其制作方法

[发明专利]半导体元件及其制作方法-CN202110238873.6有效
发明人：冯雅圣;林宏展;王裕平;陈禹钧;邱久容 -专利权人：联华电子股份有限公司
申请日： 2018-07-09 - 公布日： 2023-08-15 - 主分类号： H10B61/00 文献下载
摘要：本发明公开一种半导体元件及其制作方法，其中该半导体元件主要包含第一金属间介电层设于基底上、磁性隧穿结(magnetic tunneling junction,MTJ)设于该第一金属间介电层上、金属内连线设于MTJ下方并位于第一金属间介电层内以及间隙壁设于MTJ周围。其中第一金属间介电层上表面包含曲面，金属内连线包含第一倾斜侧壁以及第二倾斜侧壁且间隙壁是设于第一倾斜侧壁以及该第二倾斜侧壁上。
半导体元件及其制作方法

[发明专利]半导体元件及其制作方法-CN202310488305.0在审
发明人：陈禹钧;冯雅圣;邱久容;林宏展 -专利权人：联华电子股份有限公司
申请日： 2018-10-08 - 公布日： 2023-08-11 - 主分类号： H10N50/10 文献下载
摘要：本发明公开一种半导体元件及其制作方法，该半导体元件主要包含一磁性隧穿接面(magnetic tunneling junction,MTJ)设于一基底上，一第一间隙壁设于MTJ一侧以及一第二间隙壁设于MTJ另一侧，其中第一间隙壁及第二间隙壁为不对称结构。更具体而言，MTJ又细部包含一第一下电极设于一金属内连线上、一阻障层设于下电极上以及一上电极设于阻障层上，其中第一间隙壁上表面切齐该上电极上表面，且第二间隙壁上表面低于该上电极上表面并高于该阻障层上表面。
半导体元件及其制作方法

[发明专利]磁阻元件及其制作方法-CN201811137949.0有效
发明人：邱久容;陈禹钧;冯雅圣;林宏展 -专利权人：联华电子股份有限公司
申请日： 2018-09-28 - 公布日： 2023-06-23 - 主分类号： H10N50/10 文献下载
摘要：本发明公开一种磁阻元件及其制作方法，其于形成底电极材料层、磁隧穿接面材料层和顶电极材料层后，先将顶电极材料层图案化成顶电极，然后于顶电极侧壁形成第一间隙壁，再以顶电极和第一间隙壁为掩模蚀刻磁隧穿接面材料层和底电极材料层，形成磁隧穿接面和底电极。后续，再形成第二间隙壁覆盖住第一间隙壁、磁隧穿接面和底电极的侧壁。
磁阻元件及其制作方法

[发明专利]半导体元件及其制作方法-CN202111542882.0在审
发明人： 林宏展 -专利权人：联华电子股份有限公司
申请日： 2021-12-16 - 公布日： 2023-06-20 - 主分类号： H10N50/01 文献下载
摘要：本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为先提供一包含MRAM区域与逻辑区域的基底，然后形成第一金属间介电层于基底上，形成第一金属内连线与第二金属内连线于MRAM区域的第一金属间介电层内，形成一自旋轨道转矩式(spin orbit torque,SOT)层于第一金属内连线与第二金属内连线上，形成一磁性隧穿结(magnetic tunneling junction,MTJ)堆叠结构于SOT层上，形成一硬掩模于MTJ堆叠结构上，利用该硬掩模图案化MTJ堆叠结构以形成MTJ，形成一遮盖层于SOT层与硬掩模上，再图案化遮盖层以及SOT层。
半导体元件及其制作方法

[发明专利]半导体元件及其制作方法-CN201811166521.9有效
发明人：陈禹钧;冯雅圣;邱久容;林宏展 -专利权人：联华电子股份有限公司
申请日： 2018-10-08 - 公布日： 2023-06-02 - 主分类号： H10N50/10 文献下载
摘要：本发明公开一种半导体元件及其制作方法，该半导体元件主要包含一磁性隧穿接面(magnetic tunneling junction,MTJ)设于一基底上，一第一间隙壁设于MTJ一侧以及一第二间隙壁设于MTJ另一侧，其中第一间隙壁及第二间隙壁为不对称结构。更具体而言，MTJ又细部包含一第一下电极设于一金属内连线上、一阻障层设于下电极上以及一上电极设于阻障层上，其中第一间隙壁上表面切齐该上电极上表面，且第二间隙壁上表面低于该上电极上表面并高于该阻障层上表面。
半导体元件及其制作方法

[发明专利]半导体结构及其制作方法-CN202111359108.6在审
发明人： 林宏展;王裕平;林建廷 -专利权人：联华电子股份有限公司
申请日： 2021-11-17 - 公布日： 2023-05-23 - 主分类号： H10N50/10 文献下载
摘要：本发明提供一种半导体结构，包含一磁性隧穿结(magnetic tunneling junction，MTJ)，堆叠结构设于一基底上，一自旋轨道转矩式(spin orbit torque，SOT)层设于该MTJ堆叠结构上，其中该SOT层包含有一厚度较厚的第一部分以及两厚度较薄的第二部分。
半导体结构及其制作方法

[发明专利]磁阻式存储单元及其制造方法-CN201811024412.3有效
发明人：冯雅圣;陈禹钧;邱久容;林宏展 -专利权人：联华电子股份有限公司
申请日： 2018-09-04 - 公布日： 2023-05-23 - 主分类号： H10N50/10 文献下载
摘要：本发明公开一种磁阻式存储单元及其制造方法，该磁阻存储单元包括基板。内层介电层设置在所述基板上。导通塞结构设置在所述内层介电层中。磁性固定层设置在所述导通塞结构上。隧穿阻障层设置在所述磁性固定层上，以覆盖所述磁性固定层的顶部与侧壁，其中所述隧穿阻障层包含由所述侧壁的底部向外的水平延伸部分。磁性自由层有状结构，设置在所述隧穿阻障层上，其中所述磁性自由层通过所述隧穿阻障层与所述磁性固定层隔离。间隙壁设置在所述磁性固定层的侧壁，所述间隙壁延伸到所述内层介电层。
磁阻存储单元及其制造方法

[发明专利]半导体存储器元件及其制作方法-CN201811451705.X有效
发明人：王慧琳;许家彰;翁宸毅;林宏展;张境尹;王裕平 -专利权人：联华电子股份有限公司
申请日： 2018-11-30 - 公布日： 2023-05-12 - 主分类号： H10N50/01 文献下载
摘要：本发明公开一种半导体存储器元件及其制作方法，该半导体存储器元件包含基底，具有存储单元区域和对准标记区域、介电层，覆盖存储单元区域和对准标记区域、导电通孔，位于存储单元区域内的介电层中、对准标记沟槽，位于对准标记区域的介电层中、存储结构，位于导电通孔上。存储结构包含从底电极金属层定义而来的底电极、从磁性隧穿接面层定义而来的磁性隧穿接面结构，以及上电极。对准标记沟槽中包含一残余金属堆叠，包含部分的底电极金属层及部分的磁性隧穿接面层。
半导体存储器元件及其制作方法

[发明专利]半导体元件及其制作方法-CN202111158944.8在审
发明人： 林宏展;王裕平;林建廷 -专利权人：联华电子股份有限公司
申请日： 2021-09-30 - 公布日： 2023-04-04 - 主分类号： H10N50/01 文献下载
摘要：本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一磁性隧穿结(magnetic tunneling junction,MTJ)堆叠结构于一基底上，然后形成一第一自旋轨道转矩式(spin orbit torque,SOT)层于该MTJ堆叠结构上，形成一第一硬掩模于该第一SOT层上，再利用一第二硬掩模图案化该第一硬掩模、该第一SOT层以及该MTJ堆叠结构以形成一MTJ。
半导体元件及其制作方法

[发明专利]半导体元件及其制作方法-CN202111067661.2在审
发明人： 林宏展;王裕平;林建廷 -专利权人：联华电子股份有限公司
申请日： 2021-09-13 - 公布日： 2023-03-17 - 主分类号： H10N50/01 文献下载
摘要：本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为主要先形成一磁性隧穿结(magnetic tunneling junction,MTJ)堆叠结构于一基底上，然后形成一蚀刻停止层于该MTJ堆叠结构上，形成一第一自旋轨道转矩式(spin orbit torque,SOT)层于该蚀刻停止层上，然后图案化该第一SOT层、该蚀刻停止层以及该MTJ堆叠结构以形成一MTJ。
半导体元件及其制作方法

[发明专利]磁阻式随机存取存储器及其制作方法-CN202211273735.2在审
发明人： 林宏展;王裕平;陈宏岳 -专利权人：联华电子股份有限公司
申请日： 2018-01-26 - 公布日： 2023-01-06 - 主分类号： H10N50/10 文献下载
摘要：本发明公开一种磁阻式随机存取存储器及其制作方法，其中该磁阻式随机存取存储器包含一导电插塞位于基底内，其中该导电插塞的上缘一侧具有向外延伸的凸出部位，该上缘的另一侧具有向内凹入的凹陷部位；以及一存储单元，其包含一下电极与该导电插塞电连接、一磁隧穿接面位于该下电极上、以及一上电极位于该磁隧穿接面上，其中该存储单元的底面与该导电插塞的顶面完全重叠。
磁阻随机存取存储器及其制作方法

[发明专利]半导体元件及其制作方法-CN202110613576.5在审
发明人： 林宏展;王裕平 -专利权人：联华电子股份有限公司
申请日： 2021-06-02 - 公布日： 2022-12-06 - 主分类号： H01L43/08 文献下载
摘要：本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为首先形成一磁性隧穿结(magnetic tunneling junction,MTJ)于基底上，然后形成第一自旋轨道转矩式(spin orbit torque,SOT)层于该MTJ上，形成一保护层于该MTJ旁，形成一第二SOT层于第一SOT层与保护层上，之后再图案化第二SOT层以及保护层。
半导体元件及其制作方法

[发明专利]磁阻式随机存取存储器及其制作方法-CN201810076594.2有效
发明人： 林宏展;王裕平;陈宏岳 -专利权人：联华电子股份有限公司
申请日： 2018-01-26 - 公布日： 2022-11-08 - 主分类号： H01L43/08 文献下载
摘要：本发明公开一种磁阻式随机存取存储器及其制作方法，其中该磁阻式随机存取存储器包含一导电插塞位于基底内，其中该导电插塞的上缘一侧具有向外延伸的凸出部位，该上缘的另一侧具有向内凹入的凹陷部位；以及一存储单元，其包含一下电极与该导电插塞电连接、一磁隧穿接面位于该下电极上、以及一上电极位于该磁隧穿接面上，其中该存储单元的底面与该导电插塞的顶面完全重叠。
磁阻随机存取存储器及其制作方法

[发明专利]集成电路以及其制作方法-CN202210676308.2在审
发明人：邱久容;林宏展;陈禹钧 -专利权人：蓝枪半导体有限责任公司
申请日： 2017-07-28 - 公布日： 2022-09-09 - 主分类号： H01L29/92 文献下载
摘要：本发明公开一种集成电路以及其制作方法。该集成电路包括第一绝缘层、底板、第一图案化介电层、中板、第二图案化介电层与上板。第一图案化介电层设置于底板上。中板设置于第一图案化介电层上。部分的底板、至少部分的第一图案化介电层与至少部分的中板设置于贯穿第一绝缘层的第一沟槽中。底板、第一图案化介电层与中板构成第一金属‑绝缘层‑金属电容器。第二图案化介电层设置于中板上。上板设置于第二图案化介电层上。中板、第二图案化介电层与上板构成第二金属‑绝缘层‑金属电容器，且底板与上板电连接。
集成电路及其制作方法

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