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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]半导体存储装置以及其制作方法-CN201910144962.7有效
发明人：吴柏翰;张峰溢;李甫哲;吕文杰 -专利权人：联华电子股份有限公司
申请日： 2019-02-27 - 公布日： 2023-07-11 - 主分类号： H10B12/00 文献下载
摘要：本发明公开一种半导体存储装置以及其制作方法，其中该半导体存储装置包括半导体基底、位线结构、存储节点接触、隔离结构、第一间隙壁、第二间隙壁与第三间隙壁。位线结构沿第一方向延伸且沿第二方向重复排列。各存储节点接触与各隔离结构设置于相邻的两位线结构之间。第一间隙壁部分设置于各隔离结构及与隔离结构相邻的位线结构之间且部分设置于各存储节点接触及与存储节点接触相邻的位线结构之间。第二间隙壁设置于各存储节点接触与第一间隙壁之间。第三间隙壁设置于各存储节点接触与第二间隙壁之间。第三间隙壁于第二方向上的厚度小于第二间隙壁的厚度。
半导体存储装置及其制作方法

[发明专利]半导体器件及其形成方法-CN202110396853.1有效
发明人：詹益旺;李甫哲;林刚毅;刘安淇;童宇诚;蔡佩庭 -专利权人：福建省晋华集成电路有限公司
申请日： 2021-04-13 - 公布日： 2023-05-19 - 主分类号： H10B12/00 文献下载
摘要：本发明提供了一种半导体器件及其形成方法中，位线结构及节点接触结构位于衬底的存储区且节点接触结构排布在位线结构的两侧，栅极结构及接触插塞位于衬底的外围电路区且接触插塞排布在栅极结构的两侧，隔离层覆盖位线结构、栅极结构、节点接触结构及接触插塞的顶部以电性隔离相邻的节点接触结构及相邻的接触插塞，由于外围电路区的隔离层的厚度大于存储区的隔离层的厚度，后续在刻蚀外围电路区的隔离层形成暴露出接触插塞的沟槽时，在不改变刻蚀方法的情况下，沟槽更容易与接触插塞对准，从而使得在沟槽中形成的导电插塞不会与接触插塞发生偏移，扩宽了工艺窗口，提升了器件的性能和可靠性，且能够省略一些制备步骤。
半导体器件及其形成方法

[发明专利]存储器-CN202211357780.6在审
发明人：詹益旺;童宇诚;李甫哲;蔡建成;刘安淇;郭明峰;林刚毅;郑俊义 -专利权人：福建省晋华集成电路有限公司
申请日： 2020-11-03 - 公布日： 2023-05-05 - 主分类号： H10B12/00 文献下载
摘要：本发明提供了一种存储器，第一支撑层横向支撑第一电极的侧壁的顶部，且所述第一支撑层包括掺碳的第一绝缘层及不掺碳的第二绝缘层，所述第一绝缘层位于所述第二绝缘层上，掺碳的第一绝缘层具有较好的抗刻蚀能力，能够降低制备存储器时所述第一支撑层被其他刻蚀工艺破坏的程度，也即只有所述第一支撑层顶部被破坏，而所述第一支撑层的底部是完好的，可以保证所述第一支撑层的支撑效果；并且，虽然所述第一绝缘层掺碳会造成漏电，但是只有所述第一绝缘层掺碳，所述第二绝缘层是不掺碳的，相对现有技术可降低漏电情况，进而提高存储器的性能。
存储器

[发明专利]图案化方法-CN202010504341.8有效
发明人：张峰溢;李甫哲 -专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司
申请日： 2018-03-23 - 公布日： 2023-05-02 - 主分类号： H01L21/027 文献下载
摘要：本发明公开一种图案化方法，其中该图案化方法包括下列步骤。在材料层上形成掩模层。以第一光刻制作工艺于掩模层中形成第一开孔。在第一开孔中形成第一掩模图案。以第二光刻制作工艺于掩模层中形成第二开孔。在第二开孔的内壁上形成第一间隙壁。在形成第一间隙壁之后，在第二开孔中形成第二掩模图案。第一间隙壁于第二开孔中围绕第二掩模图案。移除掩模层以及第一间隙壁。以蚀刻制作工艺将第一掩模图案以及第二掩模图案的图形转移至材料层。
图案方法

[发明专利]半导体结构-CN202010568972.6有效
发明人：詹益旺;童宇诚;黄永泰;李甫哲;刘安淇;郭明峰 -专利权人：福建省晋华集成电路有限公司
申请日： 2020-06-19 - 公布日： 2023-04-04 - 主分类号： H01L27/088 文献下载
摘要：本发明公开了一种半导体结构。本发明的特征在于，在两导电组件(例如栅极或触点结构)之间形成多层的电介质层。其中下方的电介质层具有双层凹陷顶面，因此当上方电介质层形成后可以在两电介质层之间形成包含有空孔的电介质层。此结构有助于降低两导电组件之间的寄生电容，提高整体组件质量。
半导体结构

[发明专利]图案化结构的制作方法-CN201910001194.X有效
发明人：张峰溢;李甫哲 -专利权人：联华电子股份有限公司
申请日： 2019-01-02 - 公布日： 2023-03-24 - 主分类号： H01L21/027 文献下载
摘要：本发明公开一种图案化结构的制作方法，其包括下列步骤：在材料层上形成图案转移层。图案转移层形成于第一区与第二区之上。在图案转移层上形成多个第一图案。形成掩模层，且掩模层的第一部分覆盖第一区之上的第一图案。形成第一盖层覆盖掩模层的第一部分与第二区之上的第一图案。移除覆盖掩模层的第一部分的第一盖层，以暴露出掩模层的第一部分。移除掩模层的第一部分。在移除掩模层的第一部分之后，以第一区之上的第一图案为掩模对图案转移层进行第一蚀刻制作工艺。
图案结构制作方法

[发明专利]图案化结构的制作方法-CN201810928323.5有效
发明人：张峰溢;李甫哲 -专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司
申请日： 2018-08-15 - 公布日： 2022-12-06 - 主分类号： H01L21/027 文献下载
摘要：本发明公开一种图案化结构的制作方法，包括下列步骤。在材料层上形成第一图案转移层与第二图案转移层。第二图案转移层的一部分被图案化而成为第一图案。在第一图案的侧壁上形成第一间隙壁。第一图案化转移层被图案化而成为第二图案与第三图案。形成覆盖层覆盖第一图案、第一间隙壁、第二图案与第三图案。移除一部分的覆盖层以暴露出第一图案与第一间隙壁。移除第一间隙壁，并以第一图案以及覆盖层为掩模，对第一图案转移层进行图案化制作工艺。第二图案被图案化制作工艺图案化而成为第四图案。
图案结构制作方法

[发明专利]存储器及其形成方法-CN202011211530.2有效
发明人：詹益旺;童宇诚;李甫哲;蔡建成;刘安淇;郭明峰;林刚毅;郑俊义 -专利权人：福建省晋华集成电路有限公司
申请日： 2020-11-03 - 公布日： 2022-12-02 - 主分类号： H01L27/108 文献下载
摘要：本发明提供了一种存储器及其形成方法，第一支撑层横向支撑第一电极的侧壁的顶部，且所述第一支撑层包括掺碳的第一绝缘层及不掺碳的第二绝缘层，所述第一绝缘层位于所述第二绝缘层上，掺碳的第一绝缘层具有较好的抗刻蚀能力，能够降低制备存储器时所述第一支撑层被其他刻蚀工艺破坏的程度，也即只有所述第一支撑层顶部被破坏，而所述第一支撑层的底部是完好的，可以保证所述第一支撑层的支撑效果；并且，虽然所述第一绝缘层掺碳会造成漏电，但是只有所述第一绝缘层掺碳，所述第二绝缘层是不掺碳的，相对现有技术可降低漏电情况，进而提高存储器的性能。
存储器及其形成方法

[发明专利]形成存储器电容的方法-CN201710826528.8有效
发明人：张峰溢;李甫哲;陈界得 -专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司
申请日： 2017-09-14 - 公布日： 2022-11-01 - 主分类号： H01L49/02 文献下载
摘要：本发明公开一种形成存储器电容的方法。首先提供一基底，基底中具有多个存储点，然后在基底上形成一图案化支撑层。在图案化支撑层上形成一底电极层，底电极层共形地形成在图案化支撑层上以及其开口的表面上，并接触存储点。接着在底电极层上形成一牺牲层。后续进行一软蚀刻工艺，以移除位于图案化支撑层的顶面上以及位于开口的部分侧壁上的底电极层，其中软蚀刻工艺包含使用一含氟化合物、一含氮与氢化合物以及一含氧化合物。接着完全移除牺牲层，并移除部分的图案化支撑层，在底电极层上形成一电容介电层，最后在电容介电层上形成一顶电极层。
形成存储器电容方法

[发明专利]半导体图案的形成方法-CN201910001196.9有效
发明人：林刚毅;邹世芳;李甫哲;张峰溢;林盈志;黄楷珞;张翊菁 -专利权人：联华电子股份有限公司
申请日： 2019-01-02 - 公布日： 2022-08-30 - 主分类号： H01L21/8242 文献下载
摘要：本发明公开一种半导体图案的形成方法，其包含：首先，提供一目标层以及一第一材料层位于该目标层上，然后在该第一材料层上形成一第一图案，接着进行一第一自对准图案转移步骤，在该第一材料层中形成复数个第一凹槽。接下来，形成一第二材料层于该第一材料层上，在该第二材料层中形成多个第二凹槽。接下来，将该第一凹槽与该第二凹槽的重叠部分的图案转移至该目标层中，其中该目标层包含有多个第三图案以及多个第四图案，各该第四图案的一面积大于各该第三图案的一面积。
半导体图案形成方法

[发明专利]半导体元件及其制作方法-CN201611128637.4有效
发明人：黄文甫;李甫哲 -专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司
申请日： 2016-12-09 - 公布日： 2022-07-12 - 主分类号： H01L27/115 文献下载
摘要：本发明公开一种制作半导体元件的方法。首先提供一基底，该基底上具有一存储区以及一逻辑区，然后形成一堆叠结构于存储区以及一栅极结构于逻辑区，形成一第一遮盖层于堆叠结构及栅极结构上，进行一氧化处里制作工艺以形成一氧化层于第一遮盖层表面，以及形成一第二遮盖层于氧化层上。之后去除部分逻辑区的部分第二遮盖层、部分氧化层以及部分第一遮盖层以形成一间隙壁于栅极结构侧壁。
半导体元件及其制作方法

[发明专利]电容结构及其制作方法-CN201811041793.6有效
发明人：黄楷珞;李甫哲;张峰溢;陈界得;蔡孟珈 -专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司
申请日： 2018-09-07 - 公布日： 2022-06-14 - 主分类号： H01L27/108 文献下载
摘要：本发明公开一种电容结构及其制作方法，该电容结构包含一基底，其上具有一存储节点接触；一筒状下电极，设于所述存储节点接触上；一支撑结构，水平的支撑所述筒状下电极的一侧壁，其中所述支撑结构具有一上表面，高于所述筒状下电极的上表面，其中所述支撑结构的上表面具有一V型剖面轮廓；一电容介电层，顺形的覆盖所述筒状下电极与所述支撑结构；以及一上电极，覆盖在所述电容介电层上。
电容结构及其制作方法

[发明专利]存储器及其形成方法-CN202010209607.6有效
发明人：詹益旺;李甫哲;林刚毅;黄永泰;童宇诚;蔡振文 -专利权人：福建省晋华集成电路有限公司
申请日： 2020-03-23 - 公布日： 2022-05-31 - 主分类号： H01L27/108 文献下载
摘要：本发明提供了一种存储器及其形成方法。将字线的端部延伸至周边区中，并将接触插塞形成在周边区中以和字线的端部电性连接，从而可以充分利用周边区的空间以在周边区中制备接触插塞，有利于增大各个接触插塞的尺寸，有效降低接触插塞的制备难度，相应的提高了接触插塞和字线之间的连接性能。并且，本发明还使形成在衬底上的介质层呈现为具有多层膜层的堆叠层，从而有利于降低所构成的介质堆叠层的应力。
存储器及其形成方法

[发明专利]半导体装置-CN202010899404.4有效
发明人：詹益旺;童宇诚;林刚毅;李甫哲;刘安淇;郭明峰;蔡建成 -专利权人：福建省晋华集成电路有限公司
申请日： 2020-08-31 - 公布日： 2022-05-20 - 主分类号： H01L29/06 文献下载
摘要：本发明公开了一种半导体装置，半导体装置包括基底，有源结构，以及浅沟渠隔离。有源结构设置于基底内，并且包括多个第一有源区以及一第二有源区，第二有源区设置在多个第一有源区外侧。第二有源区还包括多个边角，各该边角的角度大于90度。浅沟渠隔离设置于基底内并环绕有源结构。本发明的半导体装置因设有强化的边角结构，藉此，可改善半导体装置周围的应力，避免半导体结构的倒塌或毁损。
半导体装置

[发明专利]半导体装置及其形成方法-CN201811042190.8有效
发明人：张峰溢;李甫哲;张翊菁;黄楷珞 -专利权人：联华电子股份有限公司;福建省晋华集成电路有限公司
申请日： 2018-09-07 - 公布日： 2022-05-03 - 主分类号： H01L27/108 文献下载
摘要：本发明公开一种半导体装置及其形成方法，半导体装置包含基底、第一插塞、接触垫与电容结构。第一插塞则设置在基底上，而接触垫则设置在第一插塞上，使接触垫的顶角处具有凹陷肩部。电容结构设置在接触垫上并与接触垫直接接触。
半导体装置及其形成方法

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