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[发明专利]碳化硅半导体装置-CN202211303112.5在审
发明人： 木下明将 -专利权人：富士电机株式会社
申请日： 2022-10-24 - 公布日： 2023-06-16 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种具备能够简易地形成且能够稳定地确保预定耐压的耐压结构且可靠性高的碳化硅半导体装置。在边缘终端区(2)，在从半导体基板(40)的正面分离的深度位置分别选择性地设置有构成空间调制JTE结构(30)的多个p型区(31)和多个p‑型区(32)。p型区(31)和p‑型区(32)的各底部位于比有源区(1)的外周部(1b)的p型外周区(24)的底部距半导体基板(40)的正面更深的位置。p型外周区(24)的底部的外侧角部(24b)被最内侧的p型区(31)包围，并且不与边缘终端区(2)的n‑型漂移区(12)接触。
碳化硅半导体装置

[发明专利]碳化硅半导体装置-CN202210302236.5在审
发明人：林真吾;木下明将 -专利权人：富士电机株式会社
申请日： 2022-03-24 - 公布日： 2022-11-25 - 主分类号： H01L29/06 文献下载
摘要：本发明提供一种即使在除去场氧化膜的情况下也能够保持ESD耐量的碳化硅半导体装置。碳化硅半导体装置具备第一导电型的碳化硅半导体基板、第一导电型的第一半导体层(2)、第二导电型的第二半导体层(6)、第一导电型的第一半导体区、第二导电型的第二半导体区(8)、栅极绝缘膜、栅极电极、第一电极、第二电极和栅极焊盘部(23)。栅极焊盘部(23)包括栅极电极焊盘和连接部。在与连接部在深度方向上对置的区域具有未设置第二半导体区(8)的第一区(6a)，在与栅极电极焊盘的角部在深度方向上对置的区域具有未设置第二半导体区(8)的第二区。在第二半导体区(8)、第一区(6a)以及第二区的表面上设置有与栅极绝缘膜相同的氧化膜(16)。
碳化硅半导体装置

[发明专利]碳化硅半导体装置-CN202210285677.9在审
发明人：藤泽広幸;木下明将 -专利权人：富士电机株式会社
申请日： 2022-03-22 - 公布日： 2022-11-18 - 主分类号： H01L29/06 文献下载
摘要：本发明提供一种即使在层积缺陷扩大的情况下也能够抑制通电劣化现象的碳化硅半导体装置。碳化硅半导体装置在碳化硅半导体基板上具备供主电流流通的有源区、以及包围有源区的周围的终端区。有源区是一边为11‑20方向且另一边为1‑100方向的矩形，11‑20方向的长度比1‑100方向的长度长。碳化硅半导体基板具有偏离角，偏离角设置在11‑20方向上。
碳化硅半导体装置

[发明专利]碳化硅半导体装置及碳化硅半导体装置的制造方法-CN202210160511.4在审
发明人： 木下明将 -专利权人：富士电机株式会社
申请日： 2022-02-22 - 公布日： 2022-10-28 - 主分类号： H01L29/06 文献下载
摘要：本发明提供一种廉价的碳化硅半导体装置和碳化硅半导体装置的制造方法，其具备以少量的工序数量形成且能够稳定地确保预定耐压的耐压结构。在边缘终端区设置有FLR结构，该FLR结构由以同心状包围有源区的周围的浮动电位的多个FLR构成。FLR结构以预定的FLR为界(变化点b1、b2)分为2个以上的FLR分区。彼此相邻的FLR间的第n间隔xn比p+型延伸部与最内侧的FLR之间的第一间隔x1宽(n为2～FLR(31)的总条数)。彼此相邻的FLR间的第n间隔xn越配置在外侧，越以按照每个FLR分区而设定的恒定的增加幅度等差数列地变宽，越是外侧的FLR分区，该增加幅度越宽。
碳化硅半导体装置制造方法

[发明专利]半导体装置-CN202110118652.5在审
发明人：藤泽広幸;木下明将 -专利权人：富士电机株式会社
申请日： 2021-01-28 - 公布日： 2021-09-17 - 主分类号： H01L29/10 文献下载
摘要：本发明提供能够使每单位面积的沟道宽度密度提高并且减小导通电阻的半导体装置。半导体装置具备：第一导电型的半导体基板、第一导电型的第一半导体层、第二导电型的第二半导体层(3)、第一导电型的第一半导体区域(7)、第二导电型的第二半导体区域(8)、栅极绝缘膜、栅极电极(10)、层间绝缘膜、第一电极、第二电极、以及沟槽。第一半导体区域(7)和第二半导体区域(8)在沟槽以条纹状延伸的第一方向(y方向)上以相互分离的方式周期性地配置。
半导体装置

[发明专利]半导体装置和半导体装置的制造方法-CN201680050672.0有效
发明人：岩谷将伸;木下明将;原田信介;田中保宣 -专利权人：富士电机株式会社
申请日： 2016-09-08 - 公布日： 2021-06-15 - 主分类号： H01L29/78 文献下载
摘要：在碳化硅半导体基体的第一主面侧形成沟槽(16)，在碳化硅半导体基体的第一主面侧堆积n型碳化硅外延生长层(2)，在n型碳化硅外延生长层的表面设有n型高浓度区域(5)。另外，在n型碳化硅外延生长层(2)的表面选择性地设置第一p型基区(3)和第二p+型基区(4)，第二p+型基区(4)形成在沟槽(16)的底部。另外，n型高浓度区域(5)的深度比第一p型基区(3)和第二p+型基区(4)的深度深。由此，能够以简单的方法缓和沟槽底部的栅绝缘膜的电场强度，确保有源部的耐电压的同时使导通电阻下降。
半导体装置制造方法

[发明专利]碳化硅半导体装置及碳化硅半导体装置的制造方法-CN202010751541.3在审
发明人： 木下明将 -专利权人：富士电机株式会社
申请日： 2020-07-30 - 公布日： 2021-03-09 - 主分类号： H01L29/06 文献下载
摘要：提供一种能够提高可靠性并且能够防止成本增大的碳化硅半导体装置及碳化硅半导体装置的制造方法。第一p+型区(21)以与p型基区(4)分开的方式设置在沟槽(7)的正下方，并在深度方向Z上与沟槽(7)的底面对置。第一p+型区(21)在沟槽(7)的底面露出，并在沟槽(7)的底面与栅极绝缘膜(8)接触。第二p+型区(22)以与第一p+型区(21)和沟槽(7)分开的方式设置于相邻的沟槽(7)之间(台面区)。第二p+型区(22)的漏极侧端部位于比第一p+型区(21)的漏极侧端部更靠源极侧的位置。n+型区(23)以与第一p+型区(21)和沟槽(7)分开的方式设置于台面区。n+型区(23)在深度方向Z上与第二p+型区(22)对置并邻接。
碳化硅半导体装置制造方法

[发明专利]半导体装置和半导体装置的制造方法-CN201680050777.6有效
发明人： 木下明将;原田信介;田中保宣 -专利权人：富士电机株式会社
申请日： 2016-09-08 - 公布日： 2020-12-18 - 主分类号： H01L29/78 文献下载
摘要：在碳化硅半导体基体的第一主面侧形成有沟槽(16)，第二导电型的第二基极区(4)配置在与沟槽(16)沿深度方向对置的位置，第二导电型的第二基极区(4)的漏电极(13)侧端部和第二导电型的第一基极区(3)的漏电极(13)侧端部到达比第一导电型的区域(5)的漏电极(13)侧端部更深的位置。由此，能够通过缓和沟槽底部的栅绝缘膜的电场强度，抑制活性部的耐电压来使耐压构造部的耐电压设计变得容易。另外，能够通过简单的方法形成这样的半导体装置。
半导体装置制造方法

[发明专利]半导体装置及半导体装置的制造方法-CN201580016634.9有效
发明人：原田祐一;星保幸;木下明将;大西泰彦 -专利权人：富士电机株式会社
申请日： 2015-08-13 - 公布日： 2020-04-07 - 主分类号： H01L29/78 文献下载
摘要：包括：N型的碳化硅基板(1)；N型碳化硅层(2)，形成在N型碳化硅基板(1)的正面侧；P型区域(3)，选择性地形成在N型碳化硅层(2)的表面层；N型源区域(4)，形成在P型区域(3)内；P型接触区域(5)，形成在P型区域(3)内；栅绝缘膜(6)，形成在从N型源区域(4)经过P型区域(3)而到达N型碳化硅层(2)的区域上；栅电极(7)，形成在栅绝缘膜(6)上；层间绝缘膜(8)，覆盖栅电极(7)；以及第一源电极(9)，以电连接到P型接触区域(5)和N型源区域(4)的表面的方式形成，覆盖栅电极(7)的层间绝缘膜(8)的端部具有规定角度的倾斜。通过这样的设置，可以改善形成于正面侧的金属电极的覆盖性，可以抑制特性变动并提高可靠性。
半导体装置制造方法

[发明专利]碳化硅半导体装置-CN201910337866.4在审
发明人：辻崇;木下明将 -专利权人：富士电机株式会社
申请日： 2019-04-25 - 公布日： 2020-01-07 - 主分类号： H01L29/78 文献下载
摘要：本发明提供在高温下能提高基于栅极电压控制的电流控制性的碳化硅半导体装置。在p型基区(23)的比有源区靠外侧的p型基区延伸部(23’)设置p
高浓度区半导体基板源区延伸部平行碳化硅半导体装置栅极电压控制电流控制外延层正交的

[发明专利]半导体装置以及半导体装置的制造方法-CN201580003426.5有效
发明人： 木下明将;星保幸;原田祐一;酒井善行;岩谷将伸;吕民雅 -专利权人：富士电机株式会社
申请日： 2015-07-15 - 公布日： 2019-06-25 - 主分类号： H01L21/336 文献下载
摘要：半导体装置(100)在由碳化硅构成的n型的半导体基板(1)上具有n型的半导体层(2)、p型的基区(4)、n型的源区(6)、p型的接触区(7)、栅绝缘膜(9)、栅电极(10)和源电极(13)。半导体装置(100)在半导体基板(1)的背面具有漏电极(12)。在栅电极(10)的表面上设有层间绝缘膜(11)。层间绝缘膜(11)具有多层，该多层中的至少一层是由氮化硅膜(11b)构成。通过这样设置能够抑制半导体装置的特性的劣化。另外，能够抑制制造时的工序数量的增加。
半导体装置以及制造方法

[发明专利]半导体装置以及半导体装置的制造方法-CN201380022013.2有效
发明人： 木下明将;辻崇;福田宪司 -专利权人：富士电机株式会社
申请日： 2013-03-18 - 公布日： 2019-05-07 - 主分类号： H01L29/47 文献下载
摘要：在碳化硅基板基体的表面层选择性地设置p⁺型区(3)、(4)以及p型区(5)。p⁺型区(3)设置在包围活性区(101)的耐压构造部(102)。p⁺型区(4)设置在活性区(101)且构成JBS构造。p型区(5)包围p⁺型区(3)，构成结终端(JTE)构造。肖特基电极(9)与n型碳化硅外延层(2)形成肖特基结。此外，肖特基电极(9)在覆盖p⁺型区(3)的一部分以及p型区(5)的层问绝缘膜(6)上伸出，该伸出的部分作为场板发挥作用。由此，可以提供能够维持高耐压、且使用具有高可靠性的宽带隙半导体而构成的半导体装置及其制造方法。
半导体装置以及制造方法

[发明专利]半导体装置及半导体装置的制造方法-CN201580003622.2有效
发明人： 木下明将;星保幸;原田祐一;大西泰彦 -专利权人：富士电机株式会社
申请日： 2015-07-15 - 公布日： 2019-03-19 - 主分类号： H01L29/78 文献下载
摘要：半导体装置具备：选择性地设置在n型碳化硅外延层(2)的相对于n⁺型碳化硅基板(1)侧的相反一侧的表面层的p⁺型区(3)；由在n型碳化硅外延层(2)上形成金属‑半导体接合的源电极(13)和p⁺型区(3)构成的元件结构；包围所述元件结构的周边部的p^‑型区(5a)和p^‑‑型区(5b)；隔着n型碳化硅外延层(2)包围该周边部的n⁺型沟道截断区的结构。n⁺型沟道截断区具有杂质浓度高的第二个n⁺型沟道截断区(17b)和内部包括第二个n⁺型沟道截断区(17b)，且杂质浓度比第二个n⁺型沟道截断区(17b)低的第一个n⁺型沟道截断区(17a)。通过采用这样的结构能够实现高耐压和电流的低泄漏。
半导体装置制造方法

[发明专利]碳化硅半导体装置的制造方法以及由该方法制造的碳化硅半导体装置-CN201380018092.X有效
发明人： 木下明将;辻崇;福田宪司 -专利权人：富士电机株式会社
申请日： 2013-03-14 - 公布日： 2018-02-06 - 主分类号： H01L21/28 文献下载
摘要：一种碳化硅半导体装置的制造方法，具有工序(A)，准备第一导电型的碳化硅基板(1)；工序(B)，在上述第一导电型的碳化硅基板(1)的一个主面上形成第一导电型的外延层(2)；工序(C)，在上述第一导电型的碳化硅基板(1)的另一个主面上形成第一金属层；工序(D)，在上述工序(C)之后，对上述碳化硅基板进行热处理，在上述第一金属层与上述碳化硅基板的另一主面之间形成欧姆结，在上述第一金属层上形成与其他金属贴紧度良好的物质(10)的层；工序(E)，在上述工序(D)之后，将另一主面上的第一金属层(8)表面的杂质除去并进行清洗，在1100℃以上的温度下进行上述工序(D)的热处理。
碳化硅半导体装置制造方法以及

[发明专利]碳化硅半导体装置的制造方法-CN201380018024.3有效
发明人：吕民雅;仲俣伸一;木下明将;福田宪司 -专利权人：富士电机株式会社
申请日： 2013-03-18 - 公布日： 2017-05-03 - 主分类号： H01L21/28 文献下载
摘要：通过溅射由镍、和使镍的磁导率降低并且生成碳化物的金属被调整至给定的组成比而得到的混合体或合金构成的靶，在碳化硅基板(1)上形成欧姆金属膜，通过对欧姆金属膜实施热处理，进行烧成，来制造碳化硅半导体装置的欧姆电极(6)。由此，能制造膜厚均匀、无剥离且能提升靶的使用效率的碳化硅半导体装置的欧姆电极(6)。
碳化硅半导体装置制造方法

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