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[发明专利]电压生成器和包括该电压生成器的存储器装置-CN202310282134.6在审
发明人：李润在;柳炳俊;尹治元;李仟颜 -专利权人：三星电子株式会社
申请日： 2023-03-22 - 公布日： 2023-09-26 - 主分类号： G11C5/14 文献下载
摘要：公开了一种电压生成器和包括该电压生成器的存储器装置。该种存储器装置包括：存储器单元阵列区域，其电连接到多条字线和多条位线，并且存储器单元阵列包括多个存储器单元；以及外围电路区域，其位于存储器单元阵列区域下方，其中，存储器单元阵列区域和外围电路区域通过穿通孔件电连接，外围电路区域包括电压生成器，其被配置为生成操作电压以施加到字线，电压生成器包括泵浦电容器单元和信号控制器，泵浦电容器单元被配置为基于时钟信号对进行充电并泵浦电压，信号控制器被配置为控制时钟信号和流过泵浦电容器单元的电流，信号控制器包括时钟驱动器，时钟驱动器被配置为将时钟信号施加到泵浦电容器，并且信号控制器与穿通孔件相邻。
电压生成器包括存储器装置

[发明专利]用于非易失性存储器设备的电压生成器及其操作方法-CN201810784989.8有效
发明人：秋教秀;朴智贤;尹治元;金武星 -专利权人：三星电子株式会社
申请日： 2018-07-17 - 公布日： 2023-09-19 - 主分类号： G11C5/14 文献下载
摘要：非易失性存储器设备的电压生成器包括充电电路、电流镜电路、放电电路和输出电路。充电电路放大参考电压与反馈电压之间的差以生成第一电流。电流镜电路连接到充电电路并且基于第一电流生成第二电流。放电电路连接到电流镜电路以汲取第二电流，并且通过基于反映反馈电压的变化的读出电压调节第二电流的放电量来将输出电压放电到目标电平。输出电路连接到电流镜电路，并且将基于第一电流和第二电流的输出电压提供给连接到输出节点的第一字线。
用于非易失性存储器设备电压生成器及其操作方法

[发明专利]存储器件的操作方法-CN201810213312.9有效
发明人：朴贤国;鲜于桢;尹治元 -专利权人：三星电子株式会社
申请日： 2018-03-15 - 公布日： 2023-08-25 - 主分类号： G11C13/00 文献下载
摘要：本发明提供了一种存储器件的操作方法。使用统计模型来确定存储单元的可变电阻器的电阻Rdyn和该电阻Rdyn的变化ΔRdyn。基于电阻Rdyn和该电阻Rdyn的变化ΔRdyn来确定可变电阻器的平均电阻Rdyn_avg和β值。然后，使用平均电阻Rdyn_avg和β值来确定连接在存储单元与用于产生电源电压VPGM的电源发生器之间的插入电阻器的电阻Ra。
存储器件操作方法

[发明专利]非易失性存储器装置及其操作方法以及控制逻辑-CN201710934299.1有效
发明人：南尚完;边大锡;尹治元 -专利权人：三星电子株式会社
申请日： 2017-10-10 - 公布日： 2023-07-25 - 主分类号： G11C8/10 文献下载
摘要：提供了非易失性存储器装置及其操作方法以及控制逻辑。所述非易失性存储器装置包括结合到包含串的存储器单元阵列的控制逻辑。控制逻辑被配置为在用于从被选择的串感测数据的感测操作的设置间隔期间控制被施加到未选择的串选择线的第一弱导通电压和被施加到未选择的地选择线的第二弱导通电压。未选择的串选择线和未选择的地选择线分别连接到同一个未选择的串的串选择晶体管和地选择晶体管。被选择的串和未选择的串共同连接到同一条位线。第一弱导通电压和第二弱导通电压分别小于未选择的串中的串选择晶体管和地选择晶体管的阈值电压。
非易失性存储器装置及其操作方法以及控制逻辑

[发明专利]存储器封装、半导体器件及存储设备-CN202211546157.5在审
发明人：金东成;曹永慜;尹治元;田炳宽;郑秉勋 -专利权人：三星电子株式会社
申请日： 2022-12-02 - 公布日： 2023-06-06 - 主分类号： G11C7/22 文献下载
摘要：一种存储器封装包括多个存储器芯片以及对控制器和多个存储器芯片之间的通信进行中继并从多个存储器芯片接收多个信号的接口芯片。接口芯片包括基于多个信号输出数据信号和原始时钟信号的接收器、通过将与数据信号的一个单位间隔的1/2相对应的偏移延迟以及附加延迟施加到原始时钟信号来输出延迟时钟信号的延迟电路、以及与时钟信号同步地对数据信号进行采样的采样器。当延迟时钟信号与数据信号具有与数据信号的一个单位间隔相对应的相位差时，延迟电路输出通过从延迟时钟信号中去除偏移延迟而生成的时钟信号。
存储器封装半导体器件存储设备

[发明专利]包括阻变材料的存储设备及其驱动方法-CN201711272709.7有效
发明人：朴贤国;吴荣训;尹治元;李墉焌;林菜昱 -专利权人：三星电子株式会社
申请日： 2017-12-05 - 公布日： 2023-06-06 - 主分类号： G11C13/00 文献下载
摘要：公开了一种电阻型存储设备及其操作方法。电阻型存储元件或设备包括：第一主存储单元区域，包括多个第一电阻型存储单元；以及第二缓冲存储单元区域，包括多个第二电阻型存储单元。主存储单元区域的第一电阻型存储单元被配置为在其中存储数据，并且缓冲存储单元区域的第二电阻型存储单元被配置为在主存储单元区域中的数据的部分趋于稳定时，将数据的所述部分暂时存储长达至少稳定时间段。
包括材料存储设备及其驱动方法

[发明专利]半导体器件以及包括半导体器件的存储器系统-CN202211496264.1在审
发明人：曹永慜;金东成;尹治元;郑秉勋 -专利权人：三星电子株式会社
申请日： 2022-11-23 - 公布日： 2023-05-26 - 主分类号： G06F3/06 文献下载
摘要：一种存储器系统，包括：多个存储器件，均连接到分别包括内部数据通道和内部控制通道的内部通道，并且均被配置为基于第一接口协议执行通信；控制器，连接到包括外部数据通道和外部控制通道的外部通道，并且被配置为基于第二接口协议执行通信；以及接口电路，将外部通道连接到每个内部通道。接口电路被配置为通过以下操作来执行通道转换：将通过外部数据通道从控制器接收的并行数据信号串行化并将串行化的信号输出到内部通道中的第一内部通道中所包括的内部控制通道，或者将通过外部控制通道接收的信号并行化并将并行化的信号输出到内部通道中的第一内部通道中所包括的内部数据通道。
半导体器件以及包括存储器系统

[发明专利]非易失性存储器装置以及数据操作方法-CN201710722567.3有效
发明人：南尚完;边大锡;尹治元 -专利权人：三星电子株式会社
申请日： 2017-08-22 - 公布日： 2023-05-23 - 主分类号： G11C16/08 文献下载
摘要：非易失性存储器装置以及数据操作方法。一种非易失性存储器装置，包括：存储器单元阵列和行解码器电路。在将第一预脉冲施加到连接到第一虚拟存储器单元的第一虚拟字线之后，在将第二预脉冲施加到连接到第二虚拟存储器单元的第二虚拟字线之后，行解码器电路导通选择的存储器块的多个单元串的存储器单元。
非易失性存储器装置以及数据操作方法

[发明专利]数据传输电路和包括该数据传输电路的非易失性存储器件-CN202211090252.9在审
发明人：宋垠珍;姜景太;金相录;尹治元;郑秉勋 -专利权人：三星电子株式会社
申请日： 2022-09-07 - 公布日： 2023-05-19 - 主分类号： G11C16/10 文献下载
摘要：一种数据传输电路和包括该数据传输电路的非易失性存储器件。所述非易失性存储器件中的所述数据传输电路包括第一中继器、第二中继器和信号线。所述信号线连接所述第一中继器和所述第二中继器，并且包括交替布置的第一组信号线和第二组信号线。所述第一中继器包括在第一操作模式下激活的第一组中继器和在第二操作模式下激活的第二组中继器。所述第二中继器包括第三组中继器和第四组中继器，所述第三组中继器在所述第一操作模式下被激活并且通过在所述第二操作模式下被浮置的所述第一组信号线连接到所述第一组中继器，所述第四组中继器在所述第二操作模式下被激活并且通过在所述第一操作模式下被浮置的所述第二组信号线连接到所述第二组中继器。
数据传输电路包括非易失性存储器

[发明专利]非易失性存储器件、存储设备及其操作方法-CN202211243666.0在审
发明人：金成晋;尹梓洋;尹治元;李仟颜;张基昌 -专利权人：三星电子株式会社
申请日： 2022-10-11 - 公布日： 2023-05-12 - 主分类号： G11C16/08 文献下载
摘要：根据本公开，一种非易失性存储器件可以包括：运算放大器，将参考电压与反馈节点的电压进行比较；第一反馈网络电路，通过响应于运算放大器的输出电压对输入电压进行分压来生成第一输出电压，并且响应于第一反馈信号将与第一输出电压相对应的电压发送到反馈节点；第二反馈网络电路，通过响应于运算放大器的输出电压对输入电压进行分压来生成第二输出电压，并且响应于第二反馈信号将与第二输出电压相对应的电压发送到反馈节点；以及第三反馈网络电路，通过响应于运算放大器的输出电压对输入电压进行分压来生成第三输出电压，并且响应于第三反馈信号将与第三输出电压相对应的电压发送到反馈节点。
非易失性存储器存储设备及其操作方法

[发明专利]用于阻抗控制（ZQ）校准的装置和方法-CN202211076037.3在审
发明人：申东澔;朴廷埈;姜景太;尹治元;李俊夏;郑秉勋 -专利权人：三星电子株式会社
申请日： 2022-09-02 - 公布日： 2023-05-05 - 主分类号： G11C29/02 文献下载
摘要：一种用于ZQ校准的装置和方法，包括：在输入/输出(I/O)电路上电时确定与和信号引脚连接的输入/输出(I/O)电路有关的强驱动电路和弱驱动电路；根据ZQ校准条件，向强驱动电路和弱驱动电路中的一个驱动电路提供与扫描代码相关的ZQ校准代码；以及向未被选择的电路提供与固定代码相关的ZQ校准代码，从而调整信号引脚的端接电阻。
用于阻抗控制 zq 校准装置方法

[发明专利]生成多级芯片使能信号的存储设备及其操作方法-CN202111577258.4在审
发明人：姜玄锡;罗大勋;尹治元 -专利权人：三星电子株式会社
申请日： 2021-12-22 - 公布日： 2022-07-29 - 主分类号： G11C11/56 文献下载
摘要：一种存储设备包括控制器和存储器设备，该控制器包括第一引脚和第二引脚，并被配置为通过第二引脚输出多级芯片使能信号。该存储器设备包括分别连接到第一引脚和第二引脚的第三引脚和第四引脚，以及共同连接到第四引脚的多个存储器芯片。多个存储器芯片分别包括在第三引脚和第一电压端子之间以菊花链结构彼此连接的多个电阻器。多个存储器芯片被配置为基于多个电阻器分别生成在第三引脚的电压电平和第一电压端子的电压电平之间划分的多个参考电压区间。
生成多级芯片信号存储设备及其操作方法

[发明专利]存储器设备、存储器控制器以及存储设备-CN202210028051.X在审
发明人：金东成;曹永慜;梁万在;尹治元;李俊夏;郑秉勋 -专利权人：三星电子株式会社
申请日： 2022-01-11 - 公布日： 2022-07-29 - 主分类号： G11C7/22 文献下载
摘要：一种存储设备包括多个存储器芯片和芯片。多个存储器芯片包括被配置成基于第一时钟信号产生第一信号的第一存储器芯片，以及被配置成基于第二时钟信号产生第二信号的第二存储器芯片。该芯片被配置成接收第一和第二信号并且基于第一和第二信号的占空比产生并输出第一和第二比较信号。第一存储器芯片还被配置成基于第一比较信号通过调节第一时钟信号的占空比来产生第一经校正信号，并且第二存储器芯片还被配置成基于第二比较信号通过调节第二时钟信号的占空比来产生第二经校正信号。
存储器设备控制器以及存储

[发明专利]在共享通道的双方向上发送数据的存储设备及其操作方法-CN202210064556.1在审
发明人：曹永慜;金东成;尹治元;李善奎;郑秉勋 -专利权人：三星电子株式会社
申请日： 2022-01-20 - 公布日： 2022-07-29 - 主分类号： G11C16/04 文献下载
摘要：一种操作存储设备的方法，该存储设备包括连接到单个通道的第一存储器设备和第二存储器设备以及存储器控制器，该方法包括：通过单个通道中的数据信号线将从第一存储器设备输出的第一数据发送到存储器控制器；以及在存储器控制器接收第一数据的同时通过数据信号线向第二存储器设备发送命令，其中，数据信号线的电压电平是基于该命令的，并且第一存储器设备的第一数据被加载到数据信号线上，并且第一数据和命令在数据信号线的两个方向上被发送。
共享通道双方向上发送数据存储设备及其操作方法

[发明专利]存储器装置中的阻抗校准电路和校准阻抗的方法-CN202111332896.X在审
发明人：阿尼尔·卡瓦拉;金东成;尹治元;郑秉勋 -专利权人：三星电子株式会社
申请日： 2021-11-11 - 公布日： 2022-05-27 - 主分类号： G11C29/02 文献下载
摘要：提供了一种阻抗校准电路，其包括第一可变阻抗、第二可变阻抗、第三可变阻抗。第一可变阻抗连接至ZQ端子。第一控制电路基于来自第一比较器的输出的输出信号对第一可变阻抗执行第一阻抗校准。第二控制电路基于来自第二比较器的输出的输出信号对第三可变阻抗执行第二阻抗校准。第一开关将第一比较器的输入连接至ZQ端子和第一节点中的一者。第二开关将第一比较器的输出连接至第一控制电路和第二控制电路中的一者。第三开关将第一开关的输出连接至第一比较器的第一输入端子和第二输入端子中的一者并且将参考电压连接至第一输入端子和第二输入端子中的另一者。
存储器装置中的阻抗校准电路方法

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