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[实用新型]一种关于深亚微米数字后端电源网络的布局结构-CN202320258238.9有效
发明人：曲大超;王潘丰;王海力 -专利权人： 京微齐力（北京）科技股份有限公司
申请日： 2023-02-20 - 公布日： 2023-10-24 - 主分类号： H01L27/02 文献下载
摘要：本申请涉及成电路技术领域，具体涉及一种关于深亚微米数字后端电源网络的布局结构，包括：芯片本体；以及金属层，金属层设置有M层，M层金属层分为第一金属层至第M层金属层，第一金属层至第M层金属层由下至上依次叠设在芯片本体上，每层金属层上设置有N个呈平行排布的金属线，且相邻的两层金属层上的金属线呈纵横垂直设置，相邻的两层金属线在两者的纵横相交的节点处通过通孔连接；其中，将第一金属层上的金属线作为单独的followpin，用以解放第二金属层上金属线的绕线压力。本申请能够在不影响芯片电源供电网络的利用率的基础上，通过改变powerplan的金属层次布局，来解决底层绕线资源紧张模块的绕线压力，并且最大限度减少IR drop的影响。
一种关于微米数字后端电源网络布局结构

[发明专利]一种硬件描述语言代码自动补全方法-CN202310564992.X在审
发明人：刘建洋;朱维良;王海力 -专利权人： 京微齐力（北京）科技股份有限公司
申请日： 2023-05-18 - 公布日： 2023-10-20 - 主分类号： G06F30/34 文献下载
摘要：本发明涉及一种硬件描述语言代码自动补全方法，所述方法包括：获取work库中各模块module的完整信息，将获取的各module的完整信息存储在模块存储文件中；跟踪到用户在Verilog代码的module语句部分输入被例化的module的名称，读取模块存储文件中，与该被例化的module的名称相同的module的完整信息；依据读取的module的完整信息补全被例化的module的代码；或者，获取work库中每个VHDL文件的实体entity的完整信息，将获取的各entity的完整信息存储在模块存储文件中；跟踪到用户在VHDL文件结构体architecture输入被例化元件component的名称，读取模块存储文件中，与该被例化的component名称相同的entity的完整信息；依据读取的entity的完整信息补全被例化的component的代码。本发明的方法，提高了Verilog/VHDL代码的编写效率。
一种硬件描述语言代码自动方法

[发明专利]efuse的编程控制方法及efuse控制器-CN202310735646.3在审
发明人：李全磊;王潘丰;王海力 -专利权人： 京微齐力（北京）科技股份有限公司
申请日： 2023-06-20 - 公布日： 2023-10-03 - 主分类号： G11C17/18 文献下载
摘要：本申请提供了一种efuse的编程控制方法及efuse控制器，涉及集成电路技术领域。该方法包括：读取efuse中的信息，信息包括数据锁存字段的数值、第一efuse数据和第一循环冗余校验(Cyclic Redundancy Check，CRC)参考值，数据锁存字段的数值用于指示efuse中是否存在需要编程的比特位；在数据锁存字段的数值为有效值的情况下，根据第一efuse数据，确定第一CRC实际值；在第一CRC参考值与第一CRC实际值一致的情况下，通过第一efuse数据配置芯片。如此，能够保证efuse中的数据是正确的，避免芯片的功能错误，保证芯片的稳定性。
efuse 编程控制方法控制器

[发明专利]一种FPGA配置码流的读回校验方法及装置-CN202310814428.9在审
发明人：谭亚伟;王潘丰;朱新凯;李全磊 -专利权人： 京微齐力（北京）科技股份有限公司
申请日： 2023-07-04 - 公布日： 2023-09-22 - 主分类号： G06F11/10 文献下载
摘要：本发明实施例提供的一种FPGA配置码流的读回校验方法及装置，所述方法包括，在同一个移位过程内，利用配置控制器执行写操作、读操作，通过移位寄存器将配置码流中的一行二进制数据输入到FPGA内核的配置存储器后，立即读出配置存储器中的数据，利用校验模块对比输入和读出的一行二进制数据进行校验，直至完成所述FPGA配置码流的读回校验。在本发明实施例中，缩短了FPGA读回校验方法校验数据的时长，提升了FPGA码流配置效率，并节省了内部存储空间，降低了FPGA的实施成本。
一种 fpga 配置校验方法装置

[发明专利]一种串并转换电路及方法-CN202310735639.3在审
发明人：贺轶楠;薛庆华;王海力 -专利权人： 京微齐力（北京）科技股份有限公司
申请日： 2023-06-20 - 公布日： 2023-09-12 - 主分类号： H03M9/00 文献下载
摘要：一种串并转换电路，包括：数据移位单元，用于对所述串行数据进行移位，得到N个bit的数据；数据缓存单元，用于对每个bit的数据进行缓存；数据采样单元，用于产生采样加载信号；其中，当所述采样加载信号有效时，所述数据缓存单元以并行方式输出缓存的N个bit数据；采样控制单元，包括：数据比较单元，用于从所述数据缓存单元的输入端接收所述N个bit的数据，并对所述N个bit的数据与参考数据进行逐位比较；当每个bit的数据与所述参考数据的每一位数据均对应相同时，使得所述数据采样单元输出有效的采样加载信号；所述参考数据为所述串行数据的前N位数据。可以自动识别串行数据到达最后一个触发器，以控制释放采样加载信号，节约了人为调试的时间。
一种转换电路方法

[发明专利]一种FPGA芯片-CN202310769390.8在审
发明人：杨堃 -专利权人： 京微齐力（北京）科技股份有限公司
申请日： 2023-06-27 - 公布日： 2023-09-12 - 主分类号： G06F30/347 文献下载
摘要：一种FPGA芯片。所述FPGA芯片包括绕线资源、逻辑资源以及IP模块，其特征在于，所述FPGA芯片还包括第一连接模块组，所述第一连接模块组包括多个连接模块；所述第一连接模块组中的各连接模块分别位于不同的绕线资源和IP模块之间，且各连接模块分别与其相邻的绕线资源以及其相邻的IP模块电连接；除所述第一连接模块组中的第一个连接模块以及最后一个连接模块之外的各连接模块分别与其两侧相邻的连接模块电连接；各连接模块分别用于从与其电连接的绕线资源、IP模块以及下级连接模块接收数据，以及向与其电连接的绕线资源、IP模块以及上级连接模块发送数据。
一种 fpga 芯片

[发明专利]一种FPGA配置存储器以及FPGA芯片-CN202310704570.8在审
发明人：杨献;薛庆华;王海力 -专利权人： 京微齐力（北京）科技股份有限公司
申请日： 2023-06-14 - 公布日： 2023-09-12 - 主分类号： G11C16/08 文献下载
摘要：一种FPGA存储器以及FPGA芯片。FPGA配置存储器包括第一修改单元；第一修改单元是基于对第一存储单元的修改而形成的；第一上拉管的源极、漏极和栅极均与工作电源端电连接，第二上拉管的源极、漏极和栅极均与工作电源端电连接；第一下拉管的栅极与工作电源端电连接，第一下拉管的源极和漏极均与工作地端电连接；第二下拉管的栅极与工作电源端电连接，第二下拉管的源极和漏极均与工作地端电连接；第一传输管的栅极与字线电连接，第一传输管的源极和漏极均与工作地端电连接；第二传输管的栅极与字线电连接，第二传输管的源极和漏极均与工作地端电连接。
一种 fpga 配置存储器以及芯片

[发明专利]一种FPGA配置方法及装置-CN202310769387.6在审
发明人：朱新凯;王潘丰 -专利权人： 京微齐力（北京）科技股份有限公司
申请日： 2023-06-27 - 公布日： 2023-09-08 - 主分类号： G06F15/78 文献下载
摘要：本申请实施例公开了一种FPGA配置方法及装置，所述方法包括：将FPGA配置过程中至少一个寄存器中的每个寄存器的比特位划分为第一预设阈值个数比特和第二预设阈值个数比特；针对至少一个寄存器中的每个寄存器和配置数据分别增加1比特，针对每个寄存器的1比特所存放的第一标识信息和针对配置数据的1比特所存放的第二标识信息用于区分寄存器和配置数据；在第一预设阈值个数比特对至少一个寄存器进行重编码，获得至少一个重编码值；将至少一个第一数据写入FIF0中，至少一个第一数据包括至少一个第二数据和/或第三数据，至少一个第二数据包括第一标识信息以及与第一标识信息对应的重编码值和寄存器值，第三数据包括第二标识信息和配置数据。
一种 fpga 配置方法装置

[发明专利]一种控制电路电压稳定性的方法及电路-CN202310894535.7在审
发明人：洪亚茹;薛庆华 -专利权人： 京微齐力（北京）科技股份有限公司
申请日： 2023-07-20 - 公布日： 2023-09-05 - 主分类号： G05F1/573 文献下载
摘要：一种控制电路电压稳定性的电路，包括：主低压差线性稳压器LDO，用于为至少一个子LDO提供电压，至少一个子LDO中的每个子LDO，均用于为与子LDO连接的电子器件提供电压；比较器，用于比较子LDO的输出电压与主LDO的输出电压；供电电路，用于在子LDO的输出产生下冲电压时，为子LDO的输出端提供供电通路；放电电路，用于在子LDO的输出产生过冲电压时，为子LDO的输出端提供放电通路。这样，在电路中增加供电通路和放电通路，在下冲时进行供电，在过冲时进行放电，使得电路电压可以快速恢复稳定。
一种控制电路电压稳定性方法电路

[发明专利]一种FPGA配置码流的CRC校验方法-CN202310658842.5在审
发明人：陈云生;王潘丰;王海力 -专利权人： 京微齐力（北京）科技股份有限公司
申请日： 2023-06-05 - 公布日： 2023-09-01 - 主分类号： G06F30/34 文献下载
摘要：本发明涉及一种FPGA配置码流的CRC校验方法，所述方法包括：上位机软件将一个FPGA配置码流分割成多个码流数据块；配置模块每读回一个码流数据块，即对读取到的码流数据块进行CRC校验，并将校验成功的码流数据块写入FPGA。本发明的方法，在保证配置效率的同时，避免了因写入错误码流导致FPGA配置异常，甚至产生大电流烧坏电路的问题。
一种 fpga 配置 crc 校验方法

[发明专利]一种布线优化方法-CN202310645092.8在审
发明人：蒋中华;王海力 -专利权人： 京微齐力（北京）科技股份有限公司
申请日： 2023-06-01 - 公布日： 2023-08-29 - 主分类号： G06F30/394 文献下载
摘要：本发明涉及一种布线优化方法，对于任一LP，包括：布线模块从位置信息中，获取到该LP有超过一个器件的输出端与同一MUX的数据输入端连接，且其中一个的输出端还与绕线资源连接；其中，MUX的输出端和绕线资源均为该LP连接外部模块的端口；对所述与绕线资源连接的器件，空置其输出端与MUX的数据输入端的连线。本发明的方法，避免了因无用搜索浪费时间和资源，加快了绕线速度。
一种布线优化方法

[发明专利]一种基于综合网表的FPGA芯片调试方法及装置-CN202310539653.6在审
发明人：刘建洋;朱维良;王海力 -专利权人： 京微齐力（北京）科技股份有限公司
申请日： 2023-05-15 - 公布日： 2023-08-22 - 主分类号： G06F30/327 文献下载
摘要：本发明实施例提供的一种基于综合网表的FPGA芯片调试方法及装置，通过利用FPGA开发软件对FPGA工程文件进行综合，确定原始的FPGA综合网表；选择综合网表中的数据信号以及数据信号的时钟信号，确定FPGA工程文件的约束文件，根据约束文件自动生成寄存器传输级调试IP核，然后进行综合转化为FPGA的第二网表；基于第二网表确定调试功能模块并插入原始的FPGA综合网表，根据约束文件和插入调试功能模块的FPGA综合网表生成码流文件，对FPGA进行配置并运行，利用实时调试工具对FPGA进行调试。解决了FPGA芯片工作状态跟预期不一致时并不能快速、精准的定位出问题的模块，同时调试过程还会对FPGA的正常设计产生影响的技术问题。
一种基于综合 fpga 芯片调试方法装置

[发明专利]一种DLL的调整电路及DLL-CN202310584537.6在审
发明人：苏志刚;王海力 -专利权人： 京微齐力（北京）科技股份有限公司
申请日： 2023-05-23 - 公布日： 2023-08-18 - 主分类号： H03L7/081 文献下载
摘要：一种DLL调整电路，包括粗调模块和精调模块。粗调模块，以第一延迟步进，对DLL的输入信号进行延迟粗调整。精调模块，包括控制单元、调整单元。控制单元，用于输出控制信号，以控制精调模块的调整量。调整单元，基于控制单元的控制信号，以第二延迟步进，对延迟粗调整后的信号进行延迟精调整；其中，第二延迟步进小于第一延迟步进。本申请的调整电路，通过包括粗调整和精调整的至少两级调整，实现了对DLL不同精度的调整。本申请的精调模块的延迟步进是可控的，可以通过修改精调模块的参数，实现更高的精调精度。
一种 dll 调整电路

[发明专利]一种处理器在片内存储器和FPGA内核中运行程序的方法-CN202310567509.3在审
发明人：李全磊;王潘丰;王海力 -专利权人： 京微齐力（北京）科技股份有限公司
申请日： 2023-05-18 - 公布日： 2023-08-15 - 主分类号： G06F9/445 文献下载
摘要：本发明提供一种处理器在片内存储器和FPGA内核中运行程序的方法。将处理器、存储器控制模块、片内存储器和FPGA内核集成在SoC FPGA芯片中，FPGA内核中包括嵌入式存储模块EMB，并提供了当已知处理器运行的程序所需存储容量大于片内存储器容量时，可以通过调用FPGA内核中EMB扩充所需存储容量，从而实现处理器能够在片内存储器和FPGA内核中运行程序的解决方案。该方案可以解决在不增加片外存储器的条件下，SoC FPGA芯片的处理器由于片内存储器容量不足无法运行较大容量程序的问题。
一种处理器内存储器 fpga 内核运行程序方法

[发明专利]针对SRAM中虚拟存储单元的ESD保护电路和方法-CN202310518932.4在审
发明人：杨献;王海力 -专利权人： 京微齐力（北京）科技股份有限公司
申请日： 2023-05-09 - 公布日： 2023-08-15 - 主分类号： H02H9/04 文献下载
摘要：本发明提供一种针对SRAM中虚拟存储单元的ESD保护电路和方法。该电路包括：低电压钳位单元和可关断电源单元；所述低电压钳位单元通过输出耦合到所述可关断电源单元，用于提供固定低电平到所述可关断电源单元，以使所述可关断电源单元接收所述固定低电平处于恒导通状态；所述可关断电源单元的输出直接耦合至SRAM中虚拟存储单元的F端。该方法包括在低电压钳位单元中的第一节点上钳位固定低电平；将所述固定低电平输入第二节点使得所述第二节点所在的可关断电源单元处于恒导通状态；将所述可关断电源单元的输出接入SRAM中虚拟存储单元的F端。如此，可以降低在28nm以及之下的工艺中，采用虚拟存储单元(dummy bitcell)做反馈回路时带来ESD的问题。
针对 sram 虚拟存储单元 esd 保护电路方法

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