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[发明专利]一种优化的三模冗余加固电路结构-CN201911239200.1有效
发明人：孙玉焕;黄高中;徐烈伟;俞军 -专利权人：上海复旦微电子集团股份有限公司
申请日： 2019-12-06 - 公布日： 2023-08-18 - 主分类号： G06F30/30 文献下载
摘要：本发明提出一种优化的三模冗余加固电路结构，涉及三模冗余电路优化技术领域，能够更好地改善现有技术中面积和功耗上的浪费情况。所述电路结构包括：COMB1一端连接DATA_IN_TMRO，另一端与DFF1和VOTER5的一端连接；所述DFF1一端连接CLKTMRO，另一端与VOTER1和VOTER2的一端连接；所述VOTER1的一端还与DFF2的一端和DFF5的另一端连接，所述VOTER1的另一端与COMB3的一端连接；所述COMB3的另一端与DFF3和VOTER6的一端连接；所述DFF3的一端输入CLK_TMRO，所述DFF3的另一端与VOTER3的一端、VOTER7的一端连接；所述VOTER3的一端还与DFF4的一端、DFF6的一端连接，所述VOTER3的另一端连接DATAOUTTMRO；还包括COMB2，所述COMB2的一端连接DATA_IN_TMR1，另一端与DFF2的一端和所述VOTER5的一端连接；所述DFF2的一端连接CLK_TMR1，另一端与所述VOTER2的一端连接。
一种优化冗余加固电路结构

[发明专利]AI处理器及电子设备-CN202111043052.3在审
发明人：俞军;陆继承;黄高中;李夏禹;赵晓冬;刘珊珊;李清 -专利权人：上海复旦微电子集团股份有限公司
申请日： 2021-09-07 - 公布日： 2023-03-10 - 主分类号： G06F15/78 文献下载
摘要：一种AI处理器及电子设备。所述AI处理器包括：包括：FPGA及位于所述FPGA内部的AI计算模块；其中，通过所述FPGA对所述AI计算模块进行逻辑控制；所述AI计算模块采用专用集成电路实现；所述AI计算模块具有输入接口和输出接口，所述AI计算模块的输入接口和输出接口均与所述FPGA的可编程互连单元连接。应用上述方案，可以提高AI处理器的计算效率。
ai 处理器电子设备

[发明专利]一种通用的高速串行差分信号分路电路及方法-CN201910654694.3有效
发明人：丁世勇;沈磊;黄高中;徐烈伟;俞军 -专利权人：上海复旦微电子集团股份有限公司
申请日： 2019-07-19 - 公布日： 2022-07-01 - 主分类号： G06F13/40 文献下载
摘要：本发明的一种通用的高速串行差分信号分路电路及方法，包含RX端和多个TX端，RX端的CDR电路包含第一PI模块；至少一个TX端设有与第一PI模块相同的第二PI模块；CDR电路跟踪外部信号频率信息并产生与锁相环输出时钟信号有频差的第一采样时钟且输出相位调整信息；相位调整信息直接反馈给第二PI模块，由锁相环输出时钟信号经第二PI模块而产生的第二时钟跟随第一采样时钟变化，第二时钟经过分频器分频后得到读时钟并传递给缓冲器；第一采样时钟经过串转并模块得到写时钟和写数据并传递给缓冲器；缓冲器输出读数据并经过并转串模块后得到串行数据发送出去。本发明的PCS部分仅有一个缓冲器，少了十几个并行时钟周期时延，时延低；电路结构设计简单；通用性好。
一种通用高速串行信号分路电路方法

[发明专利]半导体单元器件-CN202010501168.6在审
发明人：李卿;刘红霞;曹鹏辉;黄高中;徐烈伟;俞军 -专利权人：上海复旦微电子集团股份有限公司
申请日： 2020-06-04 - 公布日： 2021-12-07 - 主分类号： H01L27/092 文献下载
摘要：一种半导体单元器件，包括：电源区、PMOS管、NMOS管、接地区、输出端、金属连接层，金属连接层包括第一金属互连线及第二金属互连线，其中，PMOS管的源极与电源区耦接，栅极与第一金属互连线耦接；NMOS管的源极与接地区耦接，栅极与第一金属互连线耦接；输出端与第二金属互连线耦接；第一金属互连线上设置有可配置的第一通孔结构，以将第一金属互连线连接于选定的第一对象；第二金属互连线上设置有可配置的第二通孔结构，以将第二金属互连线连接于选定的第二对象，以使得第二对象与输出端导通。上述方案，在流片后需要更改半导体单元器件的输出逻辑时，无需进行ECO绕线，既可以实现半导体单元器件的输出逻辑的更改，故，可以降低ECO成本。
半导体单元器件

[发明专利]一种针对28nm的三路全隔离的三模冗余的抗辐照电路-CN201911239238.9在审
发明人：赵金薇;黄高中;徐烈伟;俞军 -专利权人：上海复旦微电子集团股份有限公司
申请日： 2019-12-06 - 公布日： 2020-05-12 - 主分类号： H03K19/003 文献下载
摘要：本发明实施例提供了一种针对28nm的三路全隔离的三模冗余的抗辐照电路，涉及抗辐照电路技术领域，能够实现单粒子翻转，单粒子多比特翻转加固与面积损耗最小。所述电路包括：本征电路、延时路1和延时路2，本征电路包括组合逻辑，组合逻辑一端输入数据，另一端与寄存器1的一端连接，寄存器1的另一端连接大数据判决器的一端，大数据判决器的另一端输出数据；延时路1包括：deglitch1，deglitch1的一端连接组合逻辑的另一端，deglitch1的另一端连接寄存器2的一端，寄存器2的另一端连接大数据判决器的一端；延时路2包括：deglitch2，所述deglitch2的一端连接组合逻辑的另一端，deglitch2的另一端连接寄存器3，寄存器3的另一端连接大数据判决器的一端。
一种针对 28 nm 三路全隔离冗余辐照电路

[发明专利]利用锁存器实现跨时钟域信号传输的系统-CN201611116237.1有效
发明人：赵金薇;丁世勇;潘向昱;陈惠威;黄高中 -专利权人：上海复旦微电子集团股份有限公司
申请日： 2016-12-07 - 公布日： 2020-03-31 - 主分类号： G06F13/20 文献下载
摘要：本发明涉及一种利用锁存器实现跨时钟域信号传输的系统，设有使用第一时钟域时钟aclk的锁存器，向所述锁存器输入待传输的信号den使该锁存器置位，该锁存器输出的信号den_latch连接至一个三位寄存器den_pipe[2:0]，由寄存器第1位den_pipe[1]输出的信号作为锁存器的清零信号，输入至锁存器使其复位。所述寄存器第1位den_pipe[1]处输出的信号dre_aclk通过非门连接与门的一个输入端口，寄存器第0位den_pipe[0]处输出的信号连接与门的另一个输入端口，在该与门的输出端口得到与第二时钟域时钟相应的信号drdy_aclk。本发明结构简单，适用于高频信号进入低频时钟域的跨时钟域脉冲信号传输。
利用锁存器实现时钟信号传输系统

[发明专利]数据传输方法、数据传输接口及计算机可读存储介质-CN201710442517.X在审
发明人：潘向昱;俞军;黄高中;沈鸣杰;徐烈伟 -专利权人：上海复旦微电子集团股份有限公司
申请日： 2017-06-13 - 公布日： 2019-01-04 - 主分类号： G06F13/38 文献下载
摘要：一种数据传输方法、数据传输接口及计算机可读存储介质。所述方法包括：当接收到待发送的并行数据时，将所述待发送的并行数据的数据参数调整为与预先配置的通信协议适配的数据参数；按照调整后的数据参数，对所述待发送的并行数据进行发送处理，得到适于串行传输的串行数据，并输入至发送信道进行传输。应用上述方案，可以提高高速数据传输接口的协议兼容性。
并行数据数据参数计算机可读存储介质数据传输接口数据传输发送高速数据传输接口通信协议适配协议兼容性串行传输串行数据发送处理发送信道预先配置传输应用

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