“高蔡胜”申请（专利权）人搜索_中国专利权人_发明人_技术持有人_科研专家_钻瓜专利网

钻瓜专利网为您找到相关结果51个，建议您升级VIP下载更多相关专利

[发明专利]集成电路布局以及具有双重图案的方法-CN202010259126.6有效
发明人：谢铭峰;刘如淦;谢弘璋;高蔡胜;辜耀进 -专利权人：台湾积体电路制造股份有限公司
申请日： 2013-11-22 - 公布日： 2023-05-23 - 主分类号： H01L21/308 文献下载
摘要：本发明提供了用于集成电路(IC)的方法的一个实施例。该方法包括通过第一光刻工艺在衬底上形成心轴图案；在心轴图案的侧壁上形成第一间隔件图案；去除心轴图案；在第一间隔件图案的侧壁上形成第二间隔件图案；去除第一间隔件图案；以及将第二间隔件图案用作蚀刻掩模来蚀刻衬底。本发明还公开了集成电路布局以及具有双重图案结构的方法。
集成电路布局以及具有双重图案方法

[发明专利]防护组件及形成倍缩光罩组件及增加防护薄膜寿命的方法-CN202110901466.9在审
发明人：许倍诚;连大成;李信昌;高蔡胜;林进祥 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-08-06 - 公布日： 2022-09-09 - 主分类号： G03F1/62 文献下载
摘要：一种防护组件及形成倍缩光罩组件和增加防护薄膜寿命的方法，防护组件包括防护薄膜及在防护薄膜的外表面上的保形涂层。防护薄膜可由多个层形成且具有高透射率、低偏转及小微孔尺寸的组合。保形涂层旨在保护防护薄膜免受可能由于EUV曝光期间所产生的热量及氢电浆而发生的损坏。
防护组件形成倍缩光罩增加薄膜寿命方法

[发明专利]薄膜组件和倍缩光罩组件的形成方法以及薄膜膜状物-CN202110820401.1在审
发明人：李信昌;许倍诚;连大成;陈立锐;高蔡胜;林进祥 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-07-20 - 公布日： 2022-09-06 - 主分类号： G03F1/62 文献下载
摘要：一种薄膜组件和倍缩光罩组件的形成方法以及薄膜膜状物，形成薄膜组件的方法包括减少一或多个初始膜状物的厚度以获得薄膜膜状物。接着将薄膜膜状物固定至安装框架以获得薄膜组件。可施加压缩压力以减少初始膜状物的厚度。可替代的是，通过拉伸初始膜状物来减少厚度以获得经延伸膜状物。接着将安装框架固定至经延伸膜状物的一部分。接着将安装框架及经延伸膜状物的此部分与经延伸膜状物的其余部分分离，以获得薄膜组件。所得薄膜组件包括附接至安装框架的薄膜膜状物。薄膜膜状物可由纳米管形成且具有高透射率、低偏转及小微孔尺寸的组合。
薄膜组件倍缩光罩形成方法以及膜状物

[发明专利]集成电路制造方法-CN201710176742.3有效
发明人：江嘉评;张雅婷;郑文立;郑年富;池明辉;黄文俊;刘如淦;高蔡胜 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-03-23 - 公布日： 2021-08-27 - 主分类号： H01L21/8234 文献下载
摘要：一种集成电路制造方法，包括：接收具有两个邻接区块的一目标集成电路设计布局，两个邻接区块中的每一个具有根据一图案间距间隔开的目标图案，两个邻接区块具有不同的图案间距；于目标图案之间的间隔中填充芯轴图案化候选区；以一第一颜色以及一第二颜色着色芯轴图案化候选区，包括：将芯轴图案化候选区中的第一个着上第一颜色；以及将任意两个相邻的芯轴图案化候选区着上不同颜色；移除以第二颜色着色的芯轴图案化候选区；以及输出用于掩模制造的计算机可读取格式的一芯轴图案，芯轴图案包括以第一颜色着色的芯轴图案化候选区。
集成电路制造方法

[发明专利]结合不同图案材料的光学光刻技术-CN201510859123.5有效
发明人：曾晋沅;洪继正;陈俊光;陈德芳;刘如淦;高蔡胜;林纬良 -专利权人：台湾积体电路制造股份有限公司
申请日： 2015-11-30 - 公布日： 2021-01-29 - 主分类号： H01L21/311 文献下载
摘要：本发明涉及结合不同图案材料的光学光刻技术。具体的，本发明提供一种用于图案化工件的技术，所述工件例如集成电路工件。在示范性实施例中，所述方法包含接收工件，所述工件具有设置在衬底上的材料层。第一组鳍形成在所述材料层上，并且第二组鳍形成在所述材料层上，穿插在所述第一组鳍之间。所述第二组鳍具有与所述第一组鳍不同的蚀刻剂灵敏度。在所述第一组鳍上实施第一蚀刻工艺并且经配置以避免实质上蚀刻所述第二组鳍。在所述第二组鳍上实施第二蚀刻工艺并且经配置以避免实质上蚀刻所述第一组鳍。所述材料层被蚀刻以转移图案，所述图案由所述第一蚀刻工艺和所述第二蚀刻工艺界定。
结合不同图案材料光学光刻技术

[发明专利]集成电路设计制造方法以及集成电路设计系统-CN201510859455.3有效
发明人：黄旭霆;刘如淦;周硕彦;高蔡胜 -专利权人：台湾积体电路制造股份有限公司
申请日： 2015-11-30 - 公布日： 2020-10-23 - 主分类号： G06F30/392 文献下载
摘要：本发明提供一集成电路设计制造方法以及集成电路设计系统。该集成电路设计制造方法包括：接收一集成电路版图文件；以及对集成电路版图文件执行一反式电子束技术工艺以产生一最终掩膜图案，其中反式电子束技术工艺使用一单一反式电子束技术模型以模拟一掩膜工艺以及晶圆工艺。
集成电路设计制造方法以及系统

[发明专利]用于制造集成电路的光掩模和方法-CN201510052976.8有效
发明人：林俊羽;陈奕杰;邱丰源;郑英周;吕奎亮;张雅惠;刘如淦;高蔡胜 -专利权人：台湾积体电路制造股份有限公司
申请日： 2015-02-02 - 公布日： 2019-11-22 - 主分类号： G03F1/36 文献下载
摘要：本发明提供了用于制造集成电路的光掩模和方法。光掩模包括：封闭在至少一个第一区域和至少一个第二区域中的多个主要部件，其中，第一区域包括单个主要部件并且第二区域包括多个主要部件；以及设置在第一区域和第二区域之间或者设置在第二区域之间的多个辅助部件。光掩模提高了临界尺寸的精度并且有利于制造集成电路。本发明涉及用于制造集成电路的光掩模和方法。
用于制造集成电路光掩模方法

[发明专利]半导体装置的制造方法-CN201510859578.7有效
发明人：严永松;李忠儒;陈俊光;吴佳典;游大庆;陈桂顺;刘如淦;眭晓林;高蔡胜;吴永旭 -专利权人：台湾积体电路制造股份有限公司
申请日： 2015-11-30 - 公布日： 2019-04-16 - 主分类号： H01L21/768 文献下载
摘要：本公开提供一种半导体装置的制造方法。此方法包含形成一材料层于一基底之上；形成一第一硬掩膜层于材料层之上；沿着一第一方向，形成一第一沟槽于第一硬掩膜层中。此方法亦包含:沿着第一沟槽的侧壁形成一第一间隔物；通过第一间隔物防护第一沟槽，于第一硬掩膜层中形成平行于第一沟槽的一第二沟槽。此方法亦包含:蚀刻材料层穿过第一沟槽及第二沟槽；移除第一硬掩膜层及第一间隔物；形成第二硬掩膜层于材料层之上；形成一第三沟槽于第二硬掩膜层中。第三沟槽沿着垂直于第一方向之一第二方向延伸，且与第一沟槽重叠。此方法亦包含:蚀刻材料层穿过第三沟槽。本公开可减少圆角角落变形，可减少线末端短缩变形且可克服失准。
半导体装置制造方法

[发明专利]用于增加工艺裕度的鳍图案化方法-CN201510397107.9有效
发明人：曾晋沅;洪继正;陈俊光;赖志明;林焕哲;刘如淦;高蔡胜;林纬良 -专利权人：台湾积体电路制造股份有限公司
申请日： 2015-07-08 - 公布日： 2019-04-05 - 主分类号： H01L21/027 文献下载
摘要：本发明提供了用于增加工艺裕度的鳍图案化方法。一种制造半导体器件的方法包括：在衬底上方形成多个第一间隔件。在每个第一间隔件的侧壁上沉积多个第二间隔件的第二间隔件。在一些实施例中，配置相邻第一间隔件之间的间距，使得形成在相邻第一间隔件的侧壁上的第二间隔件物理合并以形成合并的第二间隔件。可以执行第二间隔件切割工艺以选择性地去除至少一个第二间隔件。在一些实施例中，在每个第二间隔件的侧壁上形成多个第三间隔件的第三间隔件。可以执行第三间隔件切割工艺以选择性地去除至少一个第三间隔件。对衬底执行第一蚀刻工艺以形成鳍区域。多个第三间隔件在第一蚀刻工艺期间掩蔽部分衬底。
用于增加工艺图案方法

[发明专利]产生掩模图案的方法-CN201711237662.0在审
发明人：王琮瑜;郑年富;江嘉评;池明辉;黄文俊;高蔡胜 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-11-30 - 公布日： 2019-03-05 - 主分类号： G03F1/76 文献下载
摘要：本发明实施例提供产生心轴图案的方法。通过建构边框，启动多个前导心轴，以及将前导心轴延伸横跨边框，以产生心轴图案。当图案区域包含孔洞时，在延伸前导心轴之后，从前述孔洞中移除心轴的一部分。本发明实施例的方法可以提升在10nm节点及5nm节点制造中产生掩模的品质及效率。
心轴前导边框孔洞图案图案区域掩模图案延伸建构掩模移除横跨制造

[发明专利]具有增强的覆盖质量的光刻工艺和系统-CN201510196867.3有效
发明人：洪继正;林纬良;严永松;陈俊光;刘如淦;高蔡胜;傅中其;董明森;梁辅杰;陈立锐;陈孟伟;陈桂顺 -专利权人：台湾积体电路制造股份有限公司
申请日： 2015-04-23 - 公布日： 2019-02-05 - 主分类号： G03F7/20 文献下载
摘要：本发明提供了方法。该方法包括：在图案化的衬底上形成光刻胶层；从图案化的衬底收集第一覆盖数据；基于来自集成电路(IC)图案的第二覆盖数据至来自图案化的衬底的第一覆盖数据的映射来确定覆盖补偿；根据覆盖补偿对光刻系统实施补偿工艺；以及之后通过光刻系统对光刻胶层实施光刻曝光工艺，从而将IC图案成像至光刻胶层。本发明涉及具有增强的覆盖质量的光刻工艺和系统。
具有增强覆盖质量光刻工艺系统

[发明专利]形成用于半导体元件目标图案的方法及图案化基板的方法-CN201510860885.7有效
发明人：曾晋沅;洪继正;陈俊光;罗冠昕;刘如淦;高蔡胜;林纬良 -专利权人：台湾积体电路制造股份有限公司
申请日： 2015-11-30 - 公布日： 2018-12-25 - 主分类号： H01L21/027 文献下载
摘要：本发明揭示的内容为使用多重定向自组装(directed self‑assembly，DSA)图案化工艺形成用于半导体元件的目标图案的一种方法。方法包括接收基板，及通过执行包括第一DSA工艺的工艺在基板上形成导引图案。方法进一步包括使用导引图案在基板上方执行第二DSA工艺。在一实施例中，第一DSA工艺控制第一方向上密集图案的第一间距，第二DSA工艺控制在第二方向上密集图案的第二间距。因为导引图案是由包含DSA工艺的工艺所形成，可精确地控制导引图案的临界尺寸。此外，由第二DSA工艺所产生的最终图案可具有密集间距，且尺寸及形状更均匀。
形成用于半导体元件目标图案方法

[发明专利]方向性的图案化方法-CN201710174511.9在审
发明人：洪继正;刘如淦;林纬良;游大庆;严永松;方子韦;高蔡胜;林进祥;陈桂顺 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-03-22 - 公布日： 2018-04-06 - 主分类号： H01L21/033 文献下载
摘要：方向性的图案化方法公开于此。例示性的方法包含进行光刻工艺以形成图案化的硬掩模层于晶片上，其中图案化的硬掩模层包含硬掩模结构，其具有相关的水平定义特征。调整蚀刻工艺，以将蚀刻品导入实质上水平的方向(相对于晶片的水平面)，因此蚀刻工艺水平地移除部分图案化的硬掩模层，以调整硬掩模结构的水平定义特征。形成集成电路结构，其对应具有调整后的水平定义特征的硬掩模结构。水平定义的特征可包含长度、宽度、线路边缘粗糙度、线宽粗糙度、线路末端轮廓、其他水平定义特征、或上述的组合。在一些实施例中，方向性的图案化方法可达斜向内连线及/或狭缝状(矩形)的通孔内连线。
方向性图案方法

[发明专利]至部分填充的沟槽的通孔互连件-CN201610920021.4在审
发明人：张世明;赖志明;刘如淦;高蔡胜;李忠儒;包天一;眭晓林 -专利权人：台湾积体电路制造股份有限公司
申请日： 2016-10-21 - 公布日： 2017-08-08 - 主分类号： H01L21/768 文献下载
摘要：一种方法包括形成部分地填充有第一金属材料的沟槽，在第一层间介电(ILD)层内形成沟槽；用牺牲材料填充沟槽的剩余部分；在第一ILD层上沉积缓冲层；图案化缓冲层以在缓冲层内形成孔，从而暴露牺牲材料；以及去除牺牲材料。本发明实施例涉及至部分填充的沟槽的通孔互连件。
部分填充沟槽互连

[发明专利]用于集成电路设计的间隔蚀刻工艺-CN201410056283.1有效
发明人：刘如淦;张世明;谢艮轩;谢铭峰;赖志明;高蔡胜;李佳颖;谢志宏;李忠儒;蔡政勋;包天一;眭晓林 -专利权人：台湾积体电路制造股份有限公司
申请日： 2014-02-19 - 公布日： 2017-04-12 - 主分类号： H01L21/3105 文献下载
摘要：一种形成目标图案的方法，该方法包括在衬底上形成第一材料层；使用第一布局实施第一图案化工艺以在第一材料层中形成多个第一沟槽；使用第二布局实施第二图案化工艺以在第一材料层中形成多个第二沟槽；在多个第一沟槽和多个第二沟槽的侧壁上均形成间隔部件，间隔部件具有厚度；去除第一材料层；将间隔部件用作蚀刻掩模以蚀刻衬底；以及去除间隔部件。从而形成具有第一布局和第二布局的目标图案。本发明还提供了用于集成电路设计的间隔蚀刻工艺。
用于集成电路设计间隔蚀刻工艺

1
2
3
4
下一页»
尾页
共 51 条