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专利名称

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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]嵌入式存储器的单元边界结构、集成电路及其形成方法-CN201811544201.2有效
发明人：林孟汉;谢智仁;吴伟成;黄志斌 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-12-17 - 公布日： 2023-02-07 - 主分类号： H10B41/50 文献下载
摘要：本申请的各种实施例涉及具有边界侧壁间隔件的嵌入式存储器边界结构及相关形成方法。在一些实施例中，在半导体衬底中形成隔离结构以将存储区与逻辑区分离。在所述存储区上形成存储单元结构，并在所述隔离结构上形成伪结构。形成覆盖所述伪结构的边界侧壁间隔件。保护介质层形成在所述边界侧壁间隔件的顶面上。所述边界侧壁间隔件和所述保护介质层提供平滑的边界侧壁以在所述逻辑器件结构的形成期间不会经受损坏，因此，在使用HKMG技术形成所述逻辑器件结构期间不会吸收高k蚀刻残余物。本发明的实施例还提供了集成电路及其形成方法。
嵌入式存储器单元边界结构集成电路及其形成方法

[发明专利]形成接点到栅极监控图案的方法及半导体元件-CN201911135869.6有效
发明人：林孟汉;谢智仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-11-19 - 公布日： 2022-08-09 - 主分类号： H01L27/11519 文献下载
摘要：一种形成接点到栅极监控图案的方法及半导体元件。形成接点到栅极监控图案的方法包括：在半导体基板中形成浅沟槽隔离(STI)区域，此STI区域邻接半导体基板中的主动区域；在半导体基板上方形成多个栅极结构；以及在栅极结构之间并形成与STI区域接触的多个导电接点，其中主动区域的一部分在导电接点之间。
形成接点栅极监控图案方法半导体元件

[发明专利]具有复合电介质膜结构的半导体存储器件及其形成方法-CN202210157953.3在审
发明人：陈胜捷;谢智仁;李铭伦;王伟民;刘铭棋 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-02-21 - 公布日： 2022-07-05 - 主分类号： H01L27/11529 文献下载
摘要：本公开总体涉及具有复合电介质膜结构的半导体存储器件及其形成方法。公开了一种半导体存储器件及其形成方法。半导体存储器件包括：衬底，包括存储区域和外围区域；晶体管，包括位于外围区域中的金属栅极；复合电介质膜结构，位于晶体管的金属栅极之上，复合电介质膜结构包括第一电介质层以及第一电介质层之上的第二电介质层，其中第二电介质层的密度大于第一电介质层的密度；以及至少一个存储单元，位于存储区域中。复合电介质膜结构为金属栅极提供增强的保护以防止蚀刻损坏，从而提高器件性能。
具有复合电介质膜结构半导体存储器件及其形成方法

[发明专利]用于嵌入式存储器的防凹陷结构-CN201910112270.4有效
发明人：林孟汉;谢智仁;刘振钦;黄志斌 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-02-13 - 公布日： 2022-06-24 - 主分类号： H01L27/11524 文献下载
摘要：本申请的一些实施例涉及集成电路(IC)。该集成电路包括半导体衬底，半导体衬底具有由隔离结构分隔开的外围区域和存储器单元区域。隔离结构延伸到半导体衬底的顶面并且包括介电材料。逻辑器件布置在外围区域上。存储器器件布置在存储器单元区域上。存储器器件包括栅电极和位于栅电极上的存储器硬掩模。防凹陷结构设置在隔离结构上。防凹陷结构的上表面和存储器硬掩模的上表面具有从半导体衬底的顶面测量的相等的高度。本发明的实施例涉及用于嵌入式存储器的防凹陷结构。
用于嵌入式存储器凹陷结构

[发明专利]记忆体元件及其制造方法-CN202011023938.7在审
发明人：黄詠胜;刘铭棋;谢智仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-09-25 - 公布日： 2021-07-20 - 主分类号： H01L27/11519 文献下载
摘要：一种记忆体元件及其制造方法，记忆体元件包含擦除栅极、擦除栅极介电质、第一和第二浮栅极、第一和第二控制栅极、第一选择栅极、第二选择栅极、共用源极条，以及硅化物垫。擦除栅极位于基板的第一部分上方。第一选择栅极沿着第一方向至少部分通过第一控制栅极与擦除栅极隔开。第二选择栅极沿着第一方向至少部分通过第二控制栅极与擦除栅极隔开。共用源极条位于基板的第二部分上，其中共用源极条与擦除栅极沿着垂直第一方向的第二方向上排列。硅化物垫位于共用源极条下方且位于基板的第二部分内，其中硅化物垫的上表面平坦于擦除栅极介电质的下表面。
记忆体元件及其制造方法

[发明专利]半导体装置以及制造半导体装置的方法-CN202011311530.X在审
发明人：林孟汉;谢智仁;黄志斌;詹景文 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-11-20 - 公布日： 2021-06-18 - 主分类号： H01L27/11524 文献下载
摘要：提供一种半导体装置以及制造半导体装置的方法。该方法包含在基板的周边区域中，形成第一隔离特征；在形成第一隔离特征之后，凹陷基板的单元区域；在凹陷基板的单元区域之后，在基板的单元区域中，形成第二隔离特征；在基板的单元区域上，形成多个控制栅极；以及在基板的周边区域上，形成栅极堆叠。
半导体装置以及制造方法

[发明专利]集成电路和用于形成集成电路的方法-CN202010897164.4在审
发明人：林孟汉;谢智仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-08-31 - 公布日： 2021-04-02 - 主分类号： H01L27/11524 文献下载
摘要：一种集成电路和用于形成集成电路的方法，集成电路装置包括具有记忆体区域和逻辑区域的半导体基板。在记忆体区域中的记忆体单元包括选择栅极，选择栅极经由浮动栅极间隔物与浮动栅极分隔。在与浮动栅极相对的选择栅极的一侧上形成选择栅极间隔物。选择栅极间隔物在大部分的选择栅极上方具有均匀的厚度。形成选择栅极间隔物的第一层可能经由氧化选择栅极电极。形成选择栅极间隔物的第二层可能经由原子层沉积。当间隔物形成在逻辑区域中相邻于逻辑栅极时，记忆体区域可能以保护层覆盖。
集成电路用于形成方法

[发明专利]用于测试邻近的半导体器件中的桥接的方法和测试结构-CN202010967774.7在审
发明人：林孟汉;梁佳琳;谢智仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-12-14 - 公布日： 2021-01-01 - 主分类号： H01L29/423 文献下载
摘要：测试邻近的半导体器件之间的桥接的方法包括在半导体衬底上形成图案化的扩散区域，并且在扩散区域上方形成第一导电层。将第一导电层图案化成与图案化的扩散区域相同的图案。去除第一导电层的暴露部分以暴露扩散区域的部分。在扩散区域的暴露部分上方形成源极/漏极区域，并且在源极/漏极区域上方形成介电层。在介电层上方形成第三导电层。沿着第一方向去除第二导电层的相对端部以暴露第一导电层的相对的第一和第二端部。测量第一导电层的相对的第一和第二端部之间的第一导电层两端的电阻。本发明的实施例还涉及测试结构。
用于测试邻近半导体器件中的方法结构

[发明专利]半导体器件及其制造方法-CN201711143942.5有效
发明人：林孟汉;谢智仁;詹景文 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-11-17 - 公布日： 2020-12-18 - 主分类号： H01L27/11548 文献下载
摘要：在制造半导体器件的方法中，半导体器件包括形成在存储器单元区中的非易失性存储器和围绕存储器单元区的环形结构区。在该方法中，在环形结构区中形成衬底的突起。突起从隔离绝缘层突出。形成高k介电膜，从而覆盖突起和隔离绝缘层。在高k介电膜上方形成多晶硅膜。图案化多晶硅膜和高k介电膜。在图案化的多硅膜和图案化的高k介电膜上方形成绝缘层，从而密封图案化的高k介电膜。本发明的实施例还涉及半导体器件及其制造方法。
半导体器件及其制造方法

[发明专利]用于测试邻近的半导体器件中的桥接的方法和测试结构-CN201711335237.5有效
发明人：林孟汉;梁佳琳;谢智仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-12-14 - 公布日： 2020-10-13 - 主分类号： H01L21/66 文献下载
摘要：测试邻近的半导体器件之间的桥接的方法包括在半导体衬底上形成图案化的扩散区域，并且在扩散区域上方形成第一导电层。将第一导电层图案化成与图案化的扩散区域相同的图案。去除第一导电层的暴露部分以暴露扩散区域的部分。在扩散区域的暴露部分上方形成源极/漏极区域，并且在源极/漏极区域上方形成介电层。在介电层上方形成第三导电层。沿着第一方向去除第二导电层的相对端部以暴露第一导电层的相对的第一和第二端部。测量第一导电层的相对的第一和第二端部之间的第一导电层两端的电阻。本发明的实施例还涉及测试结构。
用于测试邻近半导体器件中的方法结构

[发明专利]集成电路(IC)及其形成方法-CN201810978755.7有效
发明人：林孟汉;谢智仁;高雅真;刘振钦;黄志斌 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-08-27 - 公布日： 2020-08-11 - 主分类号： H01L23/544 文献下载
摘要：本申请的各个实施例针对包括具有单元型顶部布局的浮置栅极测试器件的集成电路(IC)，以及用于形成IC的方法。在一些实施例中，IC包括半导体衬底和浮置栅极测试器件。浮置栅极测试器件位于半导体衬底上，并且包括浮置栅电极和位于浮置栅电极上面的控制栅电极。浮置栅电极和控制栅电极部分地限定了岛部的阵列，并且进一步部分地限定了互连岛部的多个桥部。岛部和桥部限定了单元型顶部布局，并且可以例如防止对浮置栅极测试器件的工艺引起的损坏。
集成电路 ic 及其形成方法

[发明专利]半导体器件及其制造方法-CN201710835332.5有效
发明人：林孟汉;谢智仁;刘振钦 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-09-15 - 公布日： 2020-06-12 - 主分类号： H01L21/82 文献下载
摘要：一种半导体器件包括第一电压器件区、第二电压器件区以及第一电压器件区与第二电压器件区共有的深阱。第二电压器件区中的电子器件的工作电压高于第一电压器件区中的电子器件的工作电压。深阱具有第一导电类型。第一电压器件区包括具有第二导电类型的第一阱和具有第一导电类型的第二阱。第二电压器件区包括具有第二导电类型的第三阱和具有第一导电类型的第四阱。在第四阱下方形成具有第二导电类型的第二深阱。第一阱、第二阱和第三阱与第一深阱接触，并且通过第二深阱将第四阱与第一深阱分离。本发明还提供了一种半导体器件的制造方法。
半导体器件及其制造方法

[发明专利]分裂栅极器件及其制造方法-CN201210195392.2有效
发明人：王驭熊;谢智仁;萧栋升 -专利权人：台湾积体电路制造股份有限公司
申请日： 2012-06-13 - 公布日： 2013-08-14 - 主分类号： H01L27/115 文献下载
摘要：本发明涉及分裂栅极器件及其制造方法，其中，一种半导体器件包括：衬底；设置在第一区域中的衬底上方的存储元件；设置在存储元件上方的控制栅极；设置在邻近第一区域的第二区域中的衬底上的高k介电层；以及设置在高k介电层上方并邻近存储元件和控制栅极的金属选择栅极。
分裂栅极器件及其制造方法

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