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[发明专利]具有各种线宽的半导体器件及其制造方法-CN201910757368.5在审
发明人：柳齐民;权相德;益冈有里 -专利权人：三星电子株式会社
申请日： 2019-08-16 - 公布日： 2020-02-25 - 主分类号： H01L21/336 文献下载
摘要：提供了具有各种线宽的半导体器件以及制造该半导体器件的方法。该半导体器件包括：衬底，包括第一区域和第二区域；多条第一栅极线，在第一区域中在第一方向上延伸，并且每条第一栅极线在第二方向上具有第二宽度；多条第二栅极线，在第二区域中在第一方向上延伸，并且每条第二栅极线在第二方向上具有与第一宽度不同的第二宽度，该多条第二栅极线在第二方向上具有与多条第一栅极线在第二方向上的节距相同的节距；间隔物层，覆盖所述多条第一栅极线中的每条和所述多条第二栅极线中的每条的相反侧壁；以及第一基层，布置在第一区域中的衬底和间隔物层之间。
具有各种半导体器件及其制造方法

[发明专利]半导体器件-CN201910396495.7在审
发明人：金承权;益冈有里 -专利权人：三星电子株式会社
申请日： 2019-05-14 - 公布日： 2020-02-21 - 主分类号： H01L27/092 文献下载
摘要：提供一种半导体器件，所述半导体器件包括：衬底，所述衬底包括第一区域至第三区域；第一晶体管，所述第一晶体管具有第一导电类型，并且设置在所述衬底的所述第一区域上且包括第一沟道层，其中所述第一沟道层包括第一材料；第二晶体管，所述第二晶体管具有与所述第一导电类型不同的第二导电类型，并且设置在所述衬底的第二区域上且包括第二沟道层，其中所述第二沟道层包括所述第一材料；以及第三晶体管，所述第三晶体管具有所述第二导电类型，并且设置在所述衬底的所述第三区域上且包括第三沟道层，其中所述第三沟道层包括与所述第一材料不同的第二材料。
半导体器件

[发明专利]包括场效应晶体管的半导体器件-CN201910649082.5在审
发明人：金珍永;益冈有里 -专利权人：三星电子株式会社
申请日： 2019-07-18 - 公布日： 2020-01-31 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种半导体器件，该半导体器件包括：衬底，包括第一阱区；设置在衬底上的栅电极；设置在衬底和栅电极之间的半导体图案；设置在衬底上且在栅电极的相对两侧的多个源极/漏极图案；杂质层，设置在衬底中且在半导体图案与第一阱区之间；以及阻挡层，设置在衬底中且在半导体图案与杂质层之间。阻挡层包括氧。
衬底半导体图案栅电极半导体器件杂质层阻挡层阱区源极/漏极相对两侧图案

[发明专利]半导体器件及其制造方法-CN201910127857.2在审
发明人：崔训诚;朴东一;益冈有里 -专利权人：三星电子株式会社
申请日： 2019-02-20 - 公布日： 2019-11-19 - 主分类号： H01L27/12 文献下载
摘要：本发明公开了一种半导体器件及其制造方法。该半导体器件包括：衬底；第一导电类型的第一阱区和第二导电类型的第二阱区，所述第一阱区和所述第二阱区在所述衬底中彼此水平相邻地形成；掩埋绝缘层，所述掩埋绝缘层形成在所述第一阱区和所述第二阱区上；在所述掩埋绝缘层上的第一半导体层和所述第二半导体层，所述第一半导体层形成为与所述第一阱区垂直交叠，并且所述第二半导体层形成为与所述第二阱区垂直交叠；第一隔离层，所述第一隔离层形成在所述掩埋绝缘层上的所述第一半导体层和所述第二半导体层之间；以及导电层，所述导电层形成在所述第一半导体层和所述第二半导体层上以在所述第一半导体层和所述第二半导体层上延伸。
半导体层阱区掩埋绝缘层半导体器件隔离层衬底交叠垂直第一导电类型导电层形成导电类型导电层延伸制造

[发明专利]半导体装置-CN201910120155.1在审
发明人：崔秉夏;益冈有里;李栗 -专利权人：三星电子株式会社
申请日： 2019-02-18 - 公布日： 2019-10-01 - 主分类号： H01L27/088 文献下载
摘要：提供了一种半导体装置。所述半导体装置包括：有源图案，位于基底上；栅极结构，与有源图案交叉；源极/漏极图案，在栅极结构一侧处位于有源图案上；接触插塞，位于源极/漏极图案上；以及导电图案，位于源极/漏极图案与接触插塞之间，其中，源极/漏极图案包括与导电图案相邻的阻挡层，其中，阻挡层包括氧原子。
源极/漏极半导体装置源图案图案导电图案接触插塞栅极结构阻挡层氧原子基底

[发明专利]半导体装置及制造该半导体装置的方法-CN201910052818.0在审
发明人：李栗;益冈有里 -专利权人：三星电子株式会社
申请日： 2019-01-21 - 公布日： 2019-09-17 - 主分类号： H01L29/78 文献下载
摘要：提供了一种半导体装置以及制造该半导体装置的方法。所述半导体装置包括：至少一个有源图案，位于基底上；至少一个栅电极，与所述至少一个有源图案交叉；源极/漏极区域，位于所述至少一个有源图案上，源极/漏极区域位于所述至少一个栅电极的相对侧上；以及阻挡层，位于源极/漏极区域中的至少一个源极/漏极区域与所述至少一个有源图案之间，阻挡层至少位于源极/漏极区域的底部上并包括氧。
源极/漏极区域半导体装置源图案栅电极阻挡层基底制造

[发明专利]具有金属栅极堆叠的半导体装置及其制造方法-CN200910178783.1无效
发明人： 益冈有里;杨士洪;林秉顺 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-09-30 - 公布日： 2010-05-26 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种制造具有金属栅极堆叠的半导体装置及其制造方法，其中该方法包括：于一半导体基底上形成一高介电常数介电材料层；于该高介电常数介电材料层上形成一金属栅极层；于该金属栅极层上形成一顶栅极层；图案化该顶栅极层、该金属栅极层及该高介电常数介电材料层以形成一栅极堆叠；进行一蚀刻工艺以选择性地凹蚀该金属栅极层；以及于该栅极堆叠的侧壁上形成一栅极间隙壁。
具有金属栅极堆叠半导体装置及其制造方法

[发明专利]半导体装置及制造具有金属栅极堆叠的半导体装置的方法-CN200910166436.7无效
发明人： 益冈有里;黄焕宗 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-08-17 - 公布日： 2010-03-31 - 主分类号： H01L21/336 文献下载
摘要：本发明公开一种半导体装置及制造具有金属栅极堆叠的半导体装置的方法，其中该方法包括：于一半导体基底上形成一高介电常数介电材料层；于该高介电常数介电材料层上形成一第一金属层；于该第一金属层上形成一硅层；图案化该硅层、第一金属层及高介电常数介电材料层以形成具有一栅极长度小于50nm的栅极堆叠；以及进行硅化工艺以将该硅层完全转变成一硅化电极。本发明提供具有金属栅极堆叠的半导体装置，其中当硅层转变成硅化层时，金属层混合硅层，且在栅极堆叠中造成应力。本发明中，应力与功函数可分开设计并适当的调整，本发明也消除了一般方法中由应力对高介电常数介电材料与基底所造成的损坏。
半导体装置制造具有金属栅极堆叠方法

[发明专利]半导体装置及其制造方法-CN200910169146.8有效
发明人：黄焕宗;杨士洪;益冈有里;后藤贤一 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-09-11 - 公布日： 2010-03-17 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种半导体装置及其制造方法。上述半导体装置包括一半导体基板，其具有一源极区和一漏极区，上述半导体基板定义从上述源极区至上述漏极区的一第一尺寸；一栅极堆叠结构，设置于上述半导体基板上，且水平地部分介于上述源极区和上述漏极区之间。上述栅极堆叠结构包括一第一金属物，设置于上述高介电常数介电层上，上述第一金属物具有一第一功函数且定义平行于上述第一尺寸的一第二尺寸；一第二金属物，其具有不同于上述第一功函数的一第二功函数且定义平行于上述第一尺寸的一第三尺寸，上述第三尺寸小于上述第二尺寸。本发明提供的半导体装置及其制造方法能够增加调整短通道效应和起始电压的自由度。
半导体装置及其制造方法

[发明专利]制造半导体元件的方法与半导体元件-CN200910159771.4有效
发明人： 益冈有里;徐鹏富;黄焕宗;黄国泰;卡罗斯H·迪雅兹;侯永田 -专利权人：台湾积体电路制造股份有限公司
申请日： 2009-07-20 - 公布日： 2010-03-03 - 主分类号： H01L21/82 文献下载
摘要：本发明提供一种制造半导体元件的方法与半导体元件。该方法提供一半导体基底，其具有一第一区与一第二区；形成一高介电常数介电层于该半导体基底上；形成一第一盖层与一第二盖层于该高介电常数介电层上，该第一盖层覆盖该第一区而该第二盖层覆盖该第二区；形成一含硅层于该第一与第二盖层上；形成一金属层于该含硅层上；以及形成一第一栅极堆叠于该第一区上与一第二栅极堆叠于该第二区上。该第一栅极堆叠包括该高介电常数介电层、该第一盖层、该含硅层与该金属层，且该第二栅极堆叠包括该高介电常数介电层、该第二盖层、该含硅层与该金属层。本发明的半导体元件包括的临界电压、驱动电流、关电流的晶体管性能等具有较少的尺寸依赖度。
制造半导体元件方法

[发明专利]CMOS半导体器件-CN200510136214.2无效
发明人： 益冈有里;君塚直彦;今井清隆;岩本敏幸 -专利权人：恩益禧电子股份有限公司;日本电气株式会社
申请日： 2005-12-22 - 公布日： 2006-08-02 - 主分类号： H01L27/092 文献下载
摘要：在使用相同的电源电压工作的区域中形成N型MOSFET(118)和P型MOSFET(120)时，使N型MOSFET(118)的栅绝缘膜(106a)的厚度比P型MOSFET(120)的栅绝缘膜(106b)的厚度厚。
cmos 半导体器件

[发明专利]半导体器件-CN200510071227.6有效
发明人：君塚直彦;今井清隆;益冈有里;岩本敏幸;西藤哲史;渡边启仁;多田鲇香 -专利权人：恩益禧电子股份有限公司;日本电气株式会社
申请日： 2005-05-13 - 公布日： 2005-11-30 - 主分类号： H01L27/092 文献下载
摘要：半导体器件100包括：硅衬底102；N型金属氧化物半导体场效应晶体管(MOSFET)118，其包括在硅衬底102上形成的高浓度高介电常数膜108b和多晶硅膜114；和P型MOSFET 120，其包括在硅衬底102上形成的并与N型MOSFET 118并列的低浓度高介电常数膜108a和多晶硅膜114。低浓度高介电常数膜108a和高浓度高介电常数膜108b由含有从包括Hf和Zr的组中选择的一种或多种元素的材料组成。包含在低浓度高介电常数膜108a中的上述金属元素的浓度低于包含在高浓度高介电常数膜108b中的上述金属元素的浓度。
半导体器件

[发明专利]半导体器件-CN200510071225.7有效
发明人：君塚直彦;今井清隆;益冈有里;岩本敏幸;西藤哲史;渡边启仁;寺井真之 -专利权人：恩益禧电子股份有限公司;日本电气株式会社
申请日： 2005-05-13 - 公布日： 2005-11-16 - 主分类号： H01L27/092 文献下载
摘要：半导体器件100包括：硅衬底102；N型MOSFET118，其包括在硅衬底102上形成的第一高介电常数膜111和多晶硅膜114；和P型MOSFET 120，其包括在硅衬底102上与N型MOSFET 118并列的第二高介电常数膜112和多晶硅膜114。第二高介电常数膜112被形成为其膜厚较薄于第一高介电常数膜111的膜厚。第一高介电常数膜111和第二高介电常数膜112包含从包括Hf和Zr的组中选择的一种或多种元素。
半导体器件

[发明专利]包含多层电极结构的半导体器件-CN200510051737.7无效
发明人： 益冈有里;君塚直彦 -专利权人：恩益禧电子股份有限公司
申请日： 2005-03-01 - 公布日： 2005-09-07 - 主分类号： H01L23/485 文献下载
摘要：在包括半导体衬底(10；56)的半导体器件中，在半导体衬底上提供至少一个电极结构(34，36；72，74)。将电极结构构造成多层电极结构，其包括形成在半导体衬底表面上并由所显现的介电常数大于二氧化硅的介电材料构成的绝缘层(34A，36A；72A，74A)、形成在绝缘层上并由多晶硅构成的下电极层(34B，36B；72B，74B)、和形成在下电极层上并由多晶硅构成的上电极层(34C，36C；72C，72D)。下电极层的特征在于，其多晶硅的平均晶粒尺寸大于上电极层多晶硅的平均晶粒尺寸。
包含多层电极结构半导体器件

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