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- [发明专利]半导体装置-CN202010057721.1有效
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西胁达也
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株式会社东芝;东芝电子元件及存储装置株式会社
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2020-01-19
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2023-08-29
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H01L29/78
- 实施方式提供能够减小导通电阻的半导体装置。半导体装置具有第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第1绝缘部、第2电极、栅极电极、第2绝缘部以及第3电极。第2电极设置在第1绝缘部中,具有在第2方向上与第1半导体区域对置的部分。栅极电极设置在第1绝缘部中,在第2方向上隔着栅极绝缘层而与第2半导体区域对置,与第2电极电分离。第2绝缘部与第1绝缘部相连。第2绝缘部的第1方向上的长度比第1半导体区域与第2电极之间的第1绝缘部的厚度长。第2绝缘部的第2方向上的长度比第1绝缘部的厚度的2倍短。第3电极与第2半导体区域、第3半导体区域以及第2电极电连接。
- 半导体装置
- [发明专利]半导体装置-CN202110183284.2有效
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小林研也
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株式会社东芝;东芝电子元件及存储装置株式会社
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2021-02-08
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2023-08-29
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H01L29/78
- 实施方式提供一种能够降低接通电阻的半导体装置。有关实施方式的半导体装置具备第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、绝缘部、导电部、栅极电极和第2电极。上述第1半导体区域设置在上述第1电极之上,与上述第1电极电连接。上述第2半导体区域设置在上述第1半导体区域之上。上述第3半导体区域设置在上述第2半导体区域之上。上述绝缘部设置在上述第1电极之上,与上述第1电极直接接触。上述导电部设置在上述绝缘部中,在与从上述第1电极朝向上述第1半导体区域的第1方向相交的第2方向上与上述第1半导体区域并列。上述栅极电极设置在上述绝缘部中,位于上述导电部之上,在上述第2方向上与上述第2半导体区域并列。上述第2电极设置在上述第3半导体区域及上述绝缘部之上,与上述第3半导体区域电连接。
- 半导体装置
- [发明专利]半导体装置-CN202210768821.4在审
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下村纱矢;加藤浩朗;河井康宏;吉田裕史
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株式会社东芝;东芝电子元件及存储装置株式会社
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2022-06-30
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2023-08-25
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H01L29/78
- 根据一实施方式,半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、导电体、栅极电极和第二电极。第一半导体区域设于第一电极之上。第二半导体区域设于第一半导体区域之上。第三半导体区域设于第二半导体区域的一部分之上。导电体经由绝缘部设于第一半导体区域中。导电体的下表面包含第一面和第二面,第一面平行于与从第一电极朝向第一半导体区域的第一方向正交的第二方向,第二面与第一面相连,且相对于第一方向以及第二方向倾斜。栅极电极设于绝缘部中,且在第二方向上隔着栅极绝缘层与第二半导体区域相对。第二电极设于第二半导体区域以及第三半导体区域之上。
- 半导体装置
- [发明专利]半导体装置-CN202210884681.7在审
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加藤贵大;坂野竜则;小林勇介;下条亮平
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株式会社东芝;东芝电子元件及存储装置株式会社
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2022-07-26
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2023-08-22
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H01L29/739
- 一种半导体装置,包含第1~第4电极、半导体部件及绝缘部件。半导体部件包含第1导电型的第1半导体区域、第1导电型的第2半导体区域、第2导电型的第3半导体区域、第2导电型的第4半导体区域、第1导电型的第5半导体区域以及第2导电型的第6半导体区域。第3半导体区域包含第1部分区域和第2部分区域。第2部分区域在第1方向上处于第1半导体区域与第2半导体区域之间。第1部分区域在第1方向上处于第1半导体区域与第3电极之间。在与第1方向交叉的第2方向上,第3电极与第2半导体区域、第4半导体区域以及第5半导体区域重叠。第4电极在第1方向上处于第1部分区域与第3电极之间。从第4电极向第2部分区域的方向沿着第2方向。
- 半导体装置
- [发明专利]半导体装置-CN202210781346.4在审
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安武拓哉;加藤浩朗;川井博文;岸本裕幸
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株式会社东芝;东芝电子元件及存储装置株式会社
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2022-07-04
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2023-08-22
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H01L29/78
- 根据一实施方式半导体装置具备:第一电极;第一导电型的第一半导体区域;第二导电型的第二半导体区域;第一导电型的第三半导体区域;第一导电部;第一栅极电极;第二导电部;第二栅极电极;第一连接部;以及第二电极。第一导电部隔着第一绝缘部设于第一半导体区域之中。第一栅极电极在与第一方向垂直的第二方向上与第二半导体区域面对,第一方向是从第一电极朝向第一半导体区域的方向。第二导电部隔着第二绝缘部设于第一半导体区域之中。第二栅极电极在第二方向上与第二半导体区域面对。第一连接部设于比第二半导体区域以及第三半导体区域靠上方的位置,与第一栅极电极以及第二栅极电极相接。第二电极设于第二半导体区域以及第三半导体区域之上。
- 半导体装置
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