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[发明专利]一种电流能力优化的沟槽碳化硅MOSFET-CN202311169609.7在审
发明人：顾航;高巍;戴茂州 -专利权人： 成都蓉矽半导体有限公司
申请日： 2023-09-12 - 公布日： 2023-10-20 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种电流能力优化的沟槽碳化硅MOSFET,涉及MOSFET器件技术领域,其目的是在相同的功率限制下达到更高的电流，第一P型碳化硅埋层位于N型碳化硅外延层的左肩；第一栅氧化层与第一P型碳化硅埋层相接，N型碳化硅外延层凸台相接；第一多晶硅位于第一栅氧化层；第二P型碳化硅埋层位于N型碳化硅外延层右肩；第二栅氧化层与第二P型碳化硅埋层相接，与N型碳化硅外延层凸台相接；第二多晶硅位于第二栅氧化层；P型碳化硅基区设置在N型碳化硅外延层，P型碳化硅基区、第一栅氧化层和第二栅氧化层相接；P型碳化硅基区上设置源区层、介质及金属层。本发明具有在不影响器件开关损耗的前提下提升过电流能力的优点。
一种电流能力优化沟槽碳化硅 mosfet

[发明专利]一种具有异质结的共源共栅沟槽MOSFET及制备方法-CN202311155479.1在审
发明人：顾航;高巍;戴茂州 -专利权人： 成都蓉矽半导体有限公司
申请日： 2023-09-08 - 公布日： 2023-10-17 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种具有异质结的共源共栅沟槽MOSFET及制备方法，涉及共源共栅沟槽MOSFET器件技术领域，其目的是实现降低反向续流工作模式下的损耗等问题，第一N型外延层位于N型掺杂碳化硅衬底上；第一N型外延层的左上有第一P型重掺杂区和第一P型阱区；第一N型外延层的右上有第二P型重掺杂区和第二P型阱区；第二N型外延层设置在第一P型阱区和第二P型阱区上；栅氧化层在第二N型外延层内，栅多晶硅被栅氧化层包裹；第三P型重掺杂区在第一P型重掺杂区上；第四P型重掺杂区在第二P型重掺杂区上；第二N型外延层上有第三P型阱区、第一N型源区、第四P型阱区和第二N型源区；本发明具有损耗小、可靠性更高的优点。
一种具有异质结共源共栅沟槽 mosfet 制备方法

[发明专利]一种碳化硅异质结的共源共栅MOSFET器件-CN202310885226.3在审
发明人：顾航;高巍;戴茂州 -专利权人： 成都蓉矽半导体有限公司
申请日： 2023-07-19 - 公布日： 2023-08-25 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种碳化硅异质结的共源共栅MOSFET器件，涉及共源共栅MOSFET技术领域，其目的是对碳化硅MOSFET进行优化设计，克服现有碳化硅MOSFET沟道迁移率低、栅氧化层可靠性差等缺陷，提升碳化硅MOSFET的性能，包括衬底、多个外延层、多个阱区、多个N型掺杂区、多个P型掺杂区源极金属、栅多晶硅、漏极金属和内电介层；衬底上设置第一外延层，第一外延层上设置两个P型掺杂区和两个阱区；第一外延层、两个阱区的顶部设置第二外延层；第二外延层上设置有两个P型掺杂区和另外两个阱区，其上设置两个N型掺杂区；两个外延层构成碳化硅异质结。本发明具有优化碳化硅MOSFET性能的优点。
一种碳化硅异质结共源共栅 mosfet 器件

[发明专利]集成高速续流二极管的沟槽碳化硅MOSFET及制备方法-CN202210755222.9有效
发明人：顾航;高巍;戴茂州 -专利权人： 成都蓉矽半导体有限公司
申请日： 2022-06-30 - 公布日： 2022-10-04 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种集成高速续流二极管的沟槽碳化硅MOSFET及制备方法，属于功率半导体器件技术领域，本发明的MOSFET为沟槽结构，为了解决沟槽底部拐角处的电场集中问题，我们在MOSFET旁边加入了沟槽型的栅控二极管，并且沟槽底部均加入了P型埋层，借此削弱彼此的电场强度。此外，栅控二极管与器件原有的体二极管并联，大幅度降低了体二极管的导通压降，从而降低了反向续流工作模式下的损耗。另外，栅控二极管为单极型器件不存在少子存储效应，可以完全消除体二极管的反向恢复电流，从而降低动态损耗。
集成高速二极管沟槽碳化硅 mosfet 制备方法

[发明专利]一种集成栅控二极管的碳化硅MOSFET元胞版图结构-CN202210525778.9有效
发明人：顾航;高巍;戴茂州 -专利权人： 成都蓉矽半导体有限公司
申请日： 2022-05-16 - 公布日： 2022-08-05 - 主分类号： H01L29/06 文献下载
摘要：本发明涉及一种集成栅控二极管的碳化硅MOSFET元胞版图结构，属于功率半导体器件技术领域。本发明采用分离栅设计，单片集成了栅控二极管；版图上将栅控二极管集成到了每一个MOSFET元胞内部，并且从图形上将栅控二极管与MOSFET的分离栅沟道设计为圆形，以解决分离栅边缘电场集中所带来的可靠性问题。为了获得更高的沟道密度，将MOSFET的外侧沟道从版图上设计成六边形。相对于传统单片集成中将主副器件分别单独布局的方法，本发明的优点在于均匀的将主器件MOSFET和集成器件栅控二极管布置到了整个有源区，使得两种器件都获得更大的有效散热面积，提高了各自的电流能力和鲁棒性。
一种集成二极管碳化硅 mosfet 版图结构

[发明专利]高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET-CN202210441140.7有效
发明人：顾航;高巍;戴茂州 -专利权人： 成都蓉矽半导体有限公司
申请日： 2022-04-26 - 公布日： 2022-07-15 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET，属于功率半导体器件技术领域。随着碳化硅功率器件的耐压越来越高，漂移区也越来越厚，这使得PIN在进行双极导通过程中越来越多的少子在漂移区被复合形成复合电流，该复合电流将全部由栅控二极管的沟道承担，这将极大降低栅控二极管的栅氧化层可靠性。为了缓解这一问题，为栅控二极管集成了并联的PNP BJT，利用反偏的PN结降低了有效基区厚度，减少了少子在基区的复合，即减小了复合电流的产生，缓解浪涌状态中沟道区的电流密度，提高了器件整体的抗浪涌电流能力。
浪涌电流能力集成二极管碳化硅 mosfet

[发明专利]集成栅控二极管的碳化硅分离栅MOSFET元胞及制备方法-CN202210451101.5有效
发明人：顾航;高巍;戴茂州 -专利权人： 成都蓉矽半导体有限公司
申请日： 2022-04-27 - 公布日： 2022-07-12 - 主分类号： H01L29/423 文献下载
摘要：本发明涉及一种集成栅控二极管的碳化硅分离栅MOSFET元胞及其制备方法，属于功率半导体器件技术领域，本发明的MOSFET采用分离栅的设计，以降低器件的开关损耗；为了解决分离栅结构所带来的栅氧可靠性降低的问题，加入了P型埋层以降低多晶硅边缘栅氧化层的电场强度；加入了N型导流层，将电流从沟道引入到器件的漂移区；为了降低碳化硅MOSFET寄生体二极管的导通压降以降低体二极管的反向恢复电流，在MOSFET的元胞另一边引入了一种基于积累型沟道MOS结构的栅控二极管。本发明采用积累型沟道以充分降低二极管的导通损耗，并且通过刻蚀并填埋金属的做法让源极金属与栅控二极管的多晶硅在侧壁接触，缩小了元胞尺寸。
集成二极管碳化硅分离 mosfet 制备方法

[发明专利]一种高抗浪涌电流能力的栅控二极管-CN202210441706.6有效
发明人：顾航;高巍;戴茂州 -专利权人： 成都蓉矽半导体有限公司
申请日： 2022-04-26 - 公布日： 2022-07-01 - 主分类号： H01L29/06 文献下载
摘要：本发明涉及一种高抗浪涌电流能力的栅控二极管，属于功率半导体器件技术领域。本发明的一种高抗浪涌电流能力的栅控二极管采用MOS的沟道进行单向电流导通。为了降低二极管的正向导通压降，本发明采用积累型沟道取代常规反型沟道。此外，为了提高器件的抗浪涌能力，我们为该栅控二极管集成了并联的PNP三极管，三极管的加入使得浪涌电流到来时三极管的基区能够被电导调制，降低了三极管基区的体电阻，进一步的，三极管的集电结反偏，将进一步放大由发射区进入基区的电流。
一种浪涌电流能力二极管

[发明专利]集成高速续流二极管的碳化硅分离栅MOSFET及制备方法-CN202210090837.4有效
发明人：顾航;高巍;戴茂州 -专利权人： 成都蓉矽半导体有限公司
申请日： 2022-01-26 - 公布日： 2022-04-22 - 主分类号： H01L29/423 文献下载
摘要：本发明涉及一种集成高速续流二极管的碳化硅分离栅MOSFET及其制备方法，属于功率半导体器件技术领域。本发明的MOSFET采用分离栅的设计，以降低器件的开关损耗。为了防止分离栅结构所带来的栅氧可靠性问题，加入了P型埋层降低多晶硅边缘栅氧化层的电场强度。进一步地，加入了N型导流层，将电流从沟道引入到器件的漂移区。此外，为了降低碳化硅MOSFET寄生体二极管的导通压降以及引入单极导电模式，在MOSFET的元胞另一边引入了一种基于MOS结构的高速续流二极管，相对于传统做法，本发明的高速续流二极管采用P型埋层的表面拖尾形成沟道区，即在不增加额外版次的情况下尽量降低了高速续流二极管的导通压降。
集成高速二极管碳化硅分离 mosfet 制备方法

[发明专利]栅控二极管整流器-CN202111389575.3在审
发明人：廖天;高巍;顾航;戴茂州 -专利权人： 成都蓉矽半导体有限公司
申请日： 2021-11-23 - 公布日： 2021-12-21 - 主分类号： H01L29/739 文献下载
摘要：本发明提供一种栅控二极管整流器，包括金属化阴极，重掺杂第一导电类型衬底层，第一导电类型漂移层，P型基区，N+源区和栅极结构；所述栅极结构为平面栅结构，包括栅氧化层，多晶硅层和金属化阳极，其中，栅氧化层覆盖于第一导电类型漂移层之上，其在横向上覆盖了MCR器件的沟道区与部分N+源区上表面，多晶硅层覆盖于栅氧化层之上，金属化阳极覆盖于多晶硅层与第一导电类型漂移层之上；金属化阳极与P型基区接触形成肖特基接触区，本发明通过阳极金属与P型基区的特殊接触，增加了PN结的导通压降，使得器件导通时工作在单极模式，降低了器件的反向恢复时间和电荷，减小了系统的开关损耗。
二极管整流器

[发明专利]一种具有渐变浓度掺杂层的横向双扩散碳化硅场效应晶体管-CN202010462964.3在审
发明人：戴茂州;高巍;廖运健;顾航 -专利权人： 成都蓉矽半导体有限公司
申请日： 2020-05-27 - 公布日： 2021-12-03 - 主分类号： H01L29/06 文献下载
摘要：本发明提出了一种具有渐变浓度掺杂层的横向双扩散碳化硅场效应晶体管，其包括：具有第一导电类型的碳化硅衬底；具有与该第一导电类型相反电性的第二导电类型的漂移区，设置于衬底上；具有第二导电类型的漏极设置于漂移区表面上的一侧、第一导电类型第一阱区设置于漂移区表面的另一侧；具有第一导电类型的接触区以及与其相邻且隔开的第二导电类型的源极，设置于第一阱区；多个第一导电类型掺杂区形成于该漂移区表面上，作为第二导电类型的多区域场限环；栅极氧化层设置于第一阱区上并部分重叠位于第一阱区内的源极以及漂移区；场氧化层设置于漂移区表面上；多个接触电极分别与漏极、源极、以及栅极接触。
一种具有渐变浓度掺杂横向扩散碳化硅场效应晶体管

[发明专利]一种具有更快切换速度的分离绝缘栅双极晶体管-CN202010251270.5在审
发明人：戴茂州;高巍;廖运健 -专利权人： 成都蓉矽半导体有限公司
申请日： 2020-04-01 - 公布日： 2021-10-12 - 主分类号： H01L29/423 文献下载
摘要：本发明提供了一种具有更快切换速度的分离绝缘栅双极型晶体管，包括：具有第一导电类型的衬底；具有与该第一导电类型相反电性的第二导电类型的缓冲层；具有与该第一导电类型相反电性的第二导电类型的漂移层，外延于该衬底上；具有第一导电类型的第一阱区设置于该漂移层上；多个沟槽形成于该第一阱区并垂直延伸至该漂移层中；屏蔽电极形成于每一个沟槽下半部，该屏蔽电极与该第一阱区以及该漂移层由屏蔽介电层作电气隔离；跨电极介电层形成于该屏蔽电极上；栅极设置于该衬底上方相应的每一个该沟槽的上半部内，该栅极与相应该沟槽的侧壁形成一栅极绝缘层。
一种具有切换速度分离绝缘双极晶体管

[发明专利]碳化硅基板的底部氧化层增厚的制作方法-CN202010251282.8在审
发明人：戴茂州;高巍;廖运健 -专利权人： 成都蓉矽半导体有限公司
申请日： 2020-04-01 - 公布日： 2021-10-12 - 主分类号： H01L21/28 文献下载
摘要：本发明公开了一种碳化硅基板的底部氧化层增厚的制作方法，其特征在于，包括：提供碳化硅基板；形成沟槽结构于碳化硅基板之中；进行第一次热氧化，用于该沟槽结构之中形成顶部氧化层、底部氧化层与侧壁氧化层；沉积保护层于该顶部氧化层、该底部氧化层与该侧壁氧化层之上；进行刻蚀，以移除覆盖该底部氧化层上面的该保护层，直到该底部氧化层、侧壁氧化层裸露出来，以形成刻蚀区；进行第二次热氧化，用于刻蚀区中形成氧化层于该底部氧化层之上；其中该热氧化过程的实施温度为大于1100℃。
碳化硅底部氧化层增厚制作方法

[发明专利]碳化硅基板底部氧化层增厚结构的制作方法-CN202010251283.2在审
发明人：戴茂州;高巍;廖运健 -专利权人： 成都蓉矽半导体有限公司
申请日： 2020-04-01 - 公布日： 2021-10-12 - 主分类号： H01L21/28 文献下载
摘要：本发明提供了一种形成碳化硅基板底部氧化层增厚结构的制作方法，包括：利用形成于碳化硅基板上具有开口的图案化硬式掩膜版，透过上述开口图案化碳化硅基板以形成沟槽结构于碳化硅基板中；利用上述图案化硬式掩膜版作为离子注入掩膜版；注入铝离子至碳化硅基板的沟槽结构，利用上述图案化硬式掩膜版使铝离子注入沟槽结构的底部区域并非晶化底部区域；氧化上述非晶化底部区域以形成底部氧化区域。
碳化硅底部氧化层增厚结构制作方法

[发明专利]碳化硅栅极氧化层迁移率改善的制作方法-CN202010251291.7在审
发明人：戴茂州;高巍;廖运健 -专利权人： 成都蓉矽半导体有限公司
申请日： 2020-04-01 - 公布日： 2021-10-12 - 主分类号： H01L21/28 文献下载
摘要：本发明公开了一种碳化硅栅极氧化层迁移率改善的制作方法，其特征在于，包括：提供碳化硅基板；形成沟槽结构于碳化硅基板之中；形成单晶硅层于沟槽结构之上；进行热氧化以在该单晶硅层之上形成顶部氧化层、底部氧化层与侧壁氧化层；其中热氧化过程的实施温度小于1000℃。
碳化硅栅极氧化迁移率改善制作方法

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