“徐丰和”申请（专利权）人搜索_中国专利权人_发明人_技术持有人_科研专家_钻瓜专利网

钻瓜专利网为您找到相关结果14个，建议您升级VIP下载更多相关专利

[发明专利]一种纵向堆叠的传输门集成电路结构-CN202310686187.4在审
发明人：李平;宋健强;廖永波;徐丰和;万旭;袁丕根;牛耀都 -专利权人：电子科技大学
申请日： 2023-06-12 - 公布日： 2023-09-12 - 主分类号： H01L27/092 文献下载
摘要：该发明公开了一种纵向堆叠的传输门集成电路结构，涉及微电子技术和集成电路(IC)领域。基于与传统IC中MOSFET不同的器件物理原理，该发明提出一种纵向堆叠的传输门集成电路结构。该结构可以提高IC的集成度、显著缩短沟道长度、提高器件沟道宽长比调整的灵活性，节约芯片面积。
一种纵向堆叠传输集成电路结构

[发明专利]一种对数式参数可调的数字自动增益控制器（AGC）电路结构-CN202310758674.7在审
发明人：廖永波;万旭;宋健强;徐丰和 -专利权人：电子科技大学
申请日： 2023-06-26 - 公布日： 2023-09-05 - 主分类号： H03G3/30 文献下载
摘要：本发明为一种对数式参数可调的数字自动增益控制器(AGC)电路结构，该AGC结构具有对数和反对数运算电路，利用非线性函数来控制AGC环路的输出功率，使得整个环路能够在更短的时间内达到稳定状态且针对不同输入幅度的信号环路稳定时间基本一致。在后级电路中使用n倍频时钟使得电路能够更快的迭代收敛(n的取值范围为3‑6)。另外，本发明可以实现AGC的动态范围指标大于等于69.5dB并且收敛阈值和环路稳定时间参数可调。
一种对数参数可调数字自动增益控制器 agc 电路结构

[发明专利]一种纵向堆叠的栅极自对准HVTFET集成电路结构-CN202310686176.6在审
发明人：廖永波;徐丰和;李平;牛耀都;宋健强;袁丕根;万旭 -专利权人：电子科技大学
申请日： 2023-06-12 - 公布日： 2023-09-05 - 主分类号： H01L27/092 文献下载
摘要：本发明公开了一种纵向堆叠的栅极自对准HVTFET集成电路结构，涉及微电子技术和集成电路(IC)领域。本发明一种纵向堆叠的栅极自对准HVTFET集成电路结构，该堆叠结构将NMOS与PMOS在垂直方向上堆叠，在器件之间有SiO2隔离，使得堆叠的器件可以单独使用。该结构能够提高IC集成度，节约芯片面积。此外，该堆叠结构同时采用了栅极对准的方式，本发明结构的栅极区域仅包裹沟道区或沟道区及与其相邻的轻掺杂漂移区，能够极大减小了栅极与重掺杂源漏区域间的寄生电容，使器件频率特性提高。
一种纵向堆叠栅极对准 hvtfet 集成电路结构

[发明专利]一种纵向堆叠的反相器集成电路结构-CN202310686443.X在审
发明人：李平;万旭;廖永波;宋健强;牛耀都;袁丕根;徐丰和 -专利权人：电子科技大学
申请日： 2023-06-12 - 公布日： 2023-08-29 - 主分类号： H01L27/092 文献下载
摘要：一种纵向堆叠的反相器集成电路结构，涉及微电子技术和集成电路领域。本发明提供一种纵向堆叠的反相器集成电路结构，在纵向上依次分别设置有源极区域一、半导体沟道区一、漏极区域一、漏极区域二、半导体沟道区二和源极区域二，同时实现了NMOS和PMOS，NMOS和PMOS均采用沟道区重掺杂和轻掺杂漏区的方式来抑制DIBL效应。器件周围通过刻槽的方式环绕着栅极区域，栅极与半导体区之间设置有栅介质层，NMOS与PMOS共用同一个栅极。NMOS与PMOS的源极和漏极通过引线孔引出。本发明所要解决的关键技术问题是：提供一种纵向堆叠的反相器集成电路结构，其中器件的共栅极连接作为反相器的输入，PMOS的漏极与NMOS的漏极连接作为反相器输出，PMOS源极接高电位，NMOS源极接地。该结构采用纵向堆叠的方式，提高了使用反向器结构的集成电路的集成度。
一种纵向堆叠反相器集成电路结构

[发明专利]一种新型围栅VFET理想开关结构-CN202310636823.2在审
发明人：廖永波;徐丰和;李平;袁丕根;刘金铭 -专利权人：电子科技大学
申请日： 2023-05-31 - 公布日： 2023-08-25 - 主分类号： H01L29/423 文献下载
摘要：本发明涉及半导体技术和集成电路技术，尤其涉及一种新型围栅VFET理想开关结构及其工艺实现方式。本发明提出的新型围栅VFET理想开关采用纵向设计，器件四面环栅，且沟道区相对漏漂移区重掺杂的技术方案。本发明所要解决的关键技术问题是：在新结构中引入一种新的机制抑制DIBL效应，减小由短沟道效应引起的阈值电压漂移带来的影响，显著降低导通电阻，增加器件导通电流密度，消除寄生BJT效应。本专利优化了其工艺实现流程，器件沟道长度不再受到光刻精度的限制，沟道长度能够小于12nm，大幅缩小了器件的特征尺寸，降低了单个器件占用面积，提高了集成度，突破了当前摩尔定律的限制。
一种新型 vfet 理想开关结构

[发明专利]一种纵向堆叠的栅极自对准反相器集成电路结构-CN202310686181.7在审
发明人：廖永波;徐丰和;李平;万旭;牛耀都;袁丕根;宋健强 -专利权人：电子科技大学
申请日： 2023-06-12 - 公布日： 2023-08-22 - 主分类号： H01L27/092 文献下载
摘要：本发明公开了一种纵向堆叠的栅极自对准反相器集成电路结构，涉及微电子技术和集成电路(IC)领域。基于与传统集成电路堆叠技术的不同，本发明提出一种具有高集成度的垂直围栅器件的堆叠结构，该堆叠结构将反相器的NMOS与PMOS在纵向进行堆叠，NMOS和PMOS的漏极连接在一起，极大的提高了IC集成度，节约芯片面积。此外，该结构采用了栅极对准的方式，该结构栅极区域仅包裹沟道区或沟道区及与其相邻的轻掺杂漂移区，能够极大减小了栅极与重掺杂源漏区域间的寄生电容，使器件频率特性提高。
一种纵向堆叠栅极对准反相器集成电路结构

[发明专利]一种纵向堆叠的异质结垂直沟道场效应晶体管(HVTFET)集成电路结构-CN202310686192.5在审
发明人：廖永波;万旭;李平;牛耀都;徐丰和;宋健强;袁丕根 -专利权人：电子科技大学
申请日： 2023-06-12 - 公布日： 2023-08-22 - 主分类号： H01L27/092 文献下载
摘要：一种纵向堆叠的异质结垂直沟道场效应晶体管(HVTFET)集成电路结构，涉及微电子技术和集成电路领域。本发明提供一种纵向堆叠的异质结垂直沟道场效应晶体管(HVTFET)集成电路结构，在纵向上分别设置有源极区域一、半导体沟道区一、漏极区域一、二氧化硅隔离区域、漏极区域二、半导体沟道区二和源极区域二，同时实现了NMOS和PMOS，且特殊的工艺使得PMOS的面积是NMOS的三倍。NMOS和PMOS均采用沟道区重掺杂和轻掺杂漏区的方式来抑制DIBL效应。器件周围通过刻槽的方式环绕着栅极区域，栅极与半导体区之间设置有栅介质层，两个器件的栅极以及源漏电极均可以单独的引出。本发明所要解决的关键技术问题是：提供一种纵向堆叠的异质结垂直沟道场效应晶体管(HVTFET)集成电路结构，用以提高数字电路基本的集成度。
一种纵向堆叠异质结垂直沟道场效应晶体管 hvtfet 集成电路结构

[发明专利]一种纵向堆叠的垂直沟道SRAM集成电路结构-CN202310686179.X在审
发明人：廖永波;徐丰和;李平;宋健强;万旭;袁丕根;牛耀都 -专利权人：电子科技大学
申请日： 2023-06-12 - 公布日： 2023-08-22 - 主分类号： H10B10/00 文献下载
摘要：本发明公开了一种纵向堆叠的垂直沟道SRAM集成电路结构，涉及微电子技术和集成电路(IC)领域。本发明中的纵向堆叠结构将NMOS与PMOS在垂直方向上堆叠，在器件之间有SiO2隔离，将四个纵向堆叠结构通过层层互联构成了一种高集成度6管SRAM基本单元。该堆叠结构同时采用了栅极对准的方式，栅极区域仅包裹沟道区或沟道区及与其相邻的轻掺杂漂移区。通过将SRAM基本单元在纵向进行堆叠，能够显著提高SRAM集成度，节约芯片面积。
一种纵向堆叠垂直沟道 sram 集成电路结构

[发明专利]一种射频收发电路幅度相位失配校准电路结构-CN202310659316.0在审
发明人：廖永波;徐丰和;万旭;文武;侯训平;马志远;佟颖;赵家林;王子安 -专利权人：电子科技大学
申请日： 2023-06-05 - 公布日： 2023-08-04 - 主分类号： H04B17/11 文献下载
摘要：该发明公开了一种射频收发电路幅度相位失配校准电路结构，涉及射频技术和数字集成电路等领域。该硬件结构由由中心化模块、白化模块、分离矩阵迭代和频谱计算四个模块组成，数据处理采用流水线方式，通过乘法器、除法器、三角函数运算、开方运算等多种计算单元来实现FastICA算法。本发明提出了采用MCU或DSP或FPGA对基带信号的频谱进行统计计算，解决了FastICA应用于射频电路时存在的I/Q相位相反问题。本发明能有效解决零中频射频电路设计中I/Q两路信号出现幅度和相位不平衡的问题，提高镜像抑制比。
一种射频收发电路幅度相位失配校准结构

[发明专利]一种衬底加固的源区边缘P型重掺杂抗辐照NMOS FinFET结构-CN202310300184.2在审
发明人：廖永波;刘仰猛;袁丕根;徐丰和 -专利权人：电子科技大学
申请日： 2023-03-24 - 公布日： 2023-07-25 - 主分类号： H01L23/552 文献下载
摘要：本发明公开了一种用于NMOSFinFET的抗辐照加固结构，涉及半导体技术和集成电路领域。该抗辐照加固结构为多层结构，最下层是衬底或阱区，该衬底或阱区包括低掺杂的底层和在底层上的较高掺杂的脊状凸起；脊状凸起上表面依次设置有上表面齐平的N型掺杂源极半导体区、沟道半导体区、N型掺杂漏极半导体区，其中源极半导体区的两侧均设置有高浓度P型掺杂条形区域。本发明在传统NMOSFinFET基础上，加入P型重掺杂条形区域和衬底或阱区中的较高掺杂的脊状凸起，抑制了半导体器件在辐照环境中隔离层所俘获的正电荷对晶体管特性的影响，提高晶体管的抗总剂量能力。同时较高掺杂脊状凸起可以减小CMOS电路中寄生双极晶体管的基极电阻，提高晶体管的抗单粒子闭锁能力。
一种衬底加固边缘掺杂辐照 nmos finfet 结构

[发明专利]一种高精度延迟链信息校准电路、校准方法-CN202211109685.4在审
发明人：廖永波;林嘉诚;陈亦可;魏超;徐丰和;袁丕根;彭鹏;黄乐天 -专利权人：电子科技大学长三角研究院（湖州）
申请日： 2022-09-13 - 公布日： 2023-06-23 - 主分类号： H03M1/10 文献下载
摘要：本发明提供了一种高精度延迟链信息校准电路、校准方法。通过生成随机信号，向抽头延迟链上不断地发送随机信号，获取译码器结果，并将译码器的码密度信息写入存储器ram模块；记录所述随机信号到达抽头的最远位置，并且统计每个信号到达每个抽头的次数；根据所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息；实际校准时，根据待测信号及延迟链的抽头信息生成的信号对应的译码器的译码结果作为地址信息，从存储器ram模块中查阅延时长度，并根据所述延时长度以执行校准。相比于现有技术，采用抽头延迟链的方法执行统计计数，采用码密度查找表法，实现了高精度要求的延时时间的校准。
一种高精度延迟信息校准电路方法

[发明专利]一种衬底加固的源区边缘P型重掺杂抗辐照NMOS晶体管结构-CN202310298237.1在审
发明人：廖永波;刘仰猛;袁丕根;徐丰和 -专利权人：电子科技大学
申请日： 2023-03-24 - 公布日： 2023-05-30 - 主分类号： H01L23/552 文献下载
摘要：该发明公开了一种衬底加固的源区边缘P型重掺杂抗辐照NMOS晶体管结构，涉及微电子技术和集成电路制造、半导体器件电离辐射效应等领域。针对之前的专利“一种抗总剂量CMOS电路基本晶体管结构”的缺点，本发明提出采用新的加固措施的晶体管结构，此结构能够有效抑制由电离辐射导致的NMOS管关断电流增大等负面影响，提高器件抗总剂量及抗单粒子能力。
一种衬底加固边缘掺杂辐照 nmos 晶体管结构

[发明专利]一种高可靠性全包围栅MOSFET的制作方法-CN202211293764.5在审
发明人：廖永波;魏超;彭鹏;林嘉诚;徐丰和;袁丕根;徐璐;黄乐天 -专利权人：电子科技大学长三角研究院（湖州）
申请日： 2022-10-21 - 公布日： 2023-03-21 - 主分类号： H01L21/336 文献下载
摘要：本发明专利涉及集成电路技术领域，尤其指一种高可靠性全包围栅MOSFET的制作方法。包括以下步骤，S1外延生长：在P+衬底上生长一层本征硅层；S2离子注入：在本征硅层的表面进行离子注入；S3退火；S4刻蚀：在P+衬底上的离子注入部分进行刻蚀；S5薄膜生长：在被刻蚀掉的部分进行薄膜生长SiO2层；S6淀积金属：在薄的SiO2层上，淀积金属，形成沟道。该结构能够直接通过改变刻蚀深度来控制器件的沟道长度，该制作方法工艺步骤更为简洁，提升了器件的可靠性。
一种可靠性包围 mosfet 制作方法

[发明专利]一种具有四个端口的全包栅器件的制作方法-CN202211054589.4在审
发明人：廖永波;魏超;徐丰和;袁丕根;林嘉诚;彭鹏;黄乐天 -专利权人：电子科技大学长三角研究院（湖州）
申请日： 2022-08-31 - 公布日： 2023-01-03 - 主分类号： H01L21/336 文献下载
摘要：本发明专利涉及集成电路技术技术领域，尤其指一种具有四个端口的全包栅器件的制作方法。制作方法包括以下步骤：S1外延生长：首先在N+衬底上通过外延生长技术依次生长N‑外延层和P+外延层、本征硅层；S2刻蚀：将N‑外延层、P+外延层和本征硅层刻蚀除去多余部分；S3热氧化：刻蚀的部分通过热氧化工艺，生长SiO2层；S4离子注入：在本征硅层上通过离子注入工艺进行N‑区的掺杂形成N‑源区，再对N‑源区进行N+区的掺杂，形成N+源区；S5再刻蚀：在Si02层的区域进行刻蚀，得到环形槽、矩形槽和圆柱形槽。S6淀积金属：在环形槽、矩形槽和圆柱形槽淀积金属。该方法能够增强器件的抗TID效应，同时可以根据实际的电路情况对源极和衬底施加不同的电位。
一种具有四个端口全包栅器件制作方法

1
共 14 条