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- [发明专利]分栅存储器阵列及其操作方法-CN202310073867.9在审
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王宁;张可钢
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上海华虹宏力半导体制造有限公司
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2023-01-16
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2023-10-13
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G11C16/04
- 一种分栅存储器阵列及其操作方法，其中阵列包括：若干存储单元组构成的存储阵列，存储单元组包括第一存储单元和第二存储单元，第一存储单元包括分栅结构的第一存储管和第一选择管，第二存储单元包括分栅结构的第二存储管和第二选择管；位于同一行的第一存储管的栅极相连；位于同一行的第二存储管的栅极相连；位于同一行的第一选择管的栅极相连，位于同一行的第二选择管的栅极相连，共接的第一选择管和第二选择管栅极相连；位于同一列的第一存储管和第二存储管的漏极相连。由于选择管与存储管之间为分栅结构，相邻的选择管栅极共接，减少了外接孔的数量；且位于同一列的第一存储管和第二存储管的漏极相以一条位线接出，有效缩减了存储单元的面积。
- 存储器阵列及其操作方法
- [发明专利]分栅存储器阵列及其操作方法-CN202310073534.6在审
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王宁;张可钢
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上海华虹宏力半导体制造有限公司
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2023-01-16
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2023-09-29
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G11C16/04
- 一种分栅存储器阵列及其操作方法，其中阵列包括：若干存储单元组构成的存储阵列，存储单元组包括第一存储单元和第二存储单元，第一存储单元包括分栅结构构成的第一存储管和第一选择管，第二存储单元包括分栅结构构成的第二存储管和第二选择管；位于同一行的第一存储管的栅极相连；位于同一行的第二存储管的栅极相连；位于同一行的第一选择管的栅极相连，位于同一行的第二选择管的栅极相连，存储单元组中第一选择管和第二选择管的栅极相连；所有源极相连接出；位于同一列的多个第一存储管的漏极相连；位于同一列的多个第二存储管的漏极相连。由于选择管与存储管采用分栅结构，相邻的选择管栅极共接以减少外接孔的数量，进而缩减存储单元的面积。
- 存储器阵列及其操作方法
- [发明专利]SONOS存储器的工艺方法-CN202111010347.0有效
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王宁;张可钢
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上海华虹宏力半导体制造有限公司
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2021-08-31
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2023-08-22
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H10B43/00
- 本发明公开了一种SONOS存储器的工艺方法，包含：半导体衬底上淀积一层第一氧化层，然后在氧化层表面再沉积一层氮化硅层；使氮化硅层图案化；在整个半导体衬底表面沉积第一多晶硅层；对沉积的第一多晶硅层进行刻蚀；对第一氧化层进行刻蚀；再次沉积第二多晶硅层以及进行CMP工艺；对第一多晶硅层以及第二多晶硅层进行刻蚀；在所述第一多晶硅层以及第二多晶硅层的顶部形成第二氧化层；移除氮化硅层；第三氧化层生长；对第三氧化层及第一氧化层进行刻蚀；淀积ONO层；淀积第三多晶硅层；对第三多晶硅层及ONO层进行刻蚀；淀积第四氧化层及第四多晶硅层；对第四氧化层以及第四多晶硅层进行刻蚀，形成SONOS存储器件。
- sonos存储器工艺方法
- [发明专利]SONOS存储器的形成方法-CN202310634411.5在审
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彭景淞;张可钢
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上海华虹宏力半导体制造有限公司
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2023-05-31
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2023-08-08
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H10B41/35
- 本发明提供了一种SONOS存储器的形成方法，包括：提供衬底，在衬底内形成存储管区域有源区，在存储管区域有源区上依次形成形成ONO层、第一多晶硅和硬掩膜层；在硬掩膜层、第一多晶硅内形成第一开口，第一开口内暴露出ONO层的表面；从第一开口向存储管区域有源区的方向，依次刻蚀ONO层和存储管区域有源区形成位于存储管区域有源区内的凹槽；在凹槽的内壁形成阻挡氧化层；通过阻挡氧化层向存储管区域有源区内注入离子，以在存储管区域有源区内形成存储管的源极；去除阻挡氧化层；在凹槽的内壁形成选择管氧化层；在凹槽和第一开口内形成选择管的栅极；刻蚀第一多晶硅，以形成存储管的栅极。本发明能分开对存储管和选择管施加电压。
- sonos存储器形成方法
- [发明专利]分栅存储器阵列及其操作方法-CN202211048891.9在审
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王宁;张可钢
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上海华虹宏力半导体制造有限公司
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2022-08-30
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2022-12-16
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G11C16/04
- 本发明提供了一种分栅存储器阵列及其操作方法，应用于半导体技术领域。具体包括多个结构相同的存储单元，以在X方向和Y方向上分布形成置于阱中的存储阵列，而各所述存储单元均包括以分栅结构形成的一选择管和对称分布在该选择管两侧的两个存储管，且各所述存储单元中的两个存储管的栅极均互联，以使各所述存储单元均作为一个存储位。由于在本发明提供的存储阵列中，每上下相邻的两行存储单元均采用共源连接，即相邻两行中的所有存储单元以共享源极的方式共用一条源线SL，从而使得存储单元的结构更加紧凑，整个存储阵列简化，并且比每个存储单元设置一条SL一条BL的结构更加节省面积，进而有效缩减了存储单元的面积，对存储单元的操作也更加简化。
- 存储器阵列及其操作方法
- [发明专利]分栅存储器整列及其操作方法-CN202211058615.0在审
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王宁;张可钢
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上海华虹宏力半导体制造有限公司
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2022-08-30
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2022-11-18
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G11C16/04
- 本发明提供了一种分栅存储器阵列及其操作方法，应用于半导体技术领域。其包括多个结构相同的存储单元，以在X方向和Y方向上分布形成置于阱中的存储阵列，而各所述存储单元均包括以分栅结构形成的一选择管和对称分布在该选择管两侧的两个存储管，且各所述存储单元中的两个存储管的栅极均互联，以使各所述存储单元均作为一个存储位。由于在本发明提供的存储阵列中，每左右相邻的两列存储单元均采用共源连接，即相邻两列中的所有存储单元以共享源极的方式共用一条源线SL，从而使得存储单元的结构更加紧凑，整个存储阵列简化，并且比每个存储单元设置一条SL、一条BL的结构更加节省面积，进而有效缩减了存储单元的面积，对存储单元的操作也更加简化。
- 存储器及其操作方法
- [发明专利]分栅存储器整列及其操作方法-CN202211049805.6在审
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王宁;张可钢
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上海华虹宏力半导体制造有限公司
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2022-08-30
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2022-11-15
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G11C16/04
- 本发明提供了一种分栅存储器阵列及其操作方法，应用于半导体技术领域。具体的，本发明提出的分栅存储器阵列结构中，其多个结构相同的存储单元，以在X方向和Y方向上分布形成置于阱中的存储阵列，而各所述存储单元均包括以分栅结构形成的一选择管和对称分布在该选择管两侧的两个存储管，且各所述存储单元中的两个存储管的栅极均互联，以使各所述存储单元均作为一个存储位。由于本发明提供的存储单元中其选择管与存储管之间采用分栅结构，且不需要源/漏和外接孔(省去了选择管的源/漏和外接孔)，因此在同一工艺结点下，该分栅存储器比传统的两管存储器节省20％以上的面积，有效的缩减了存储单元的面积。
- 存储器及其操作方法
- [发明专利]存储器阵列-CN202210149566.5在审
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王宁;张可钢
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上海华虹宏力半导体制造有限公司
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2022-02-18
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2022-05-31
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G11C5/02
- 本发明提供一种存储器阵列，包括：多个存储单元、多条位线、多条选择管字线和多条选择管字线，其中，所述存储单元构成m行×n列的阵列，各所述存储单元均包括：串联的选择管和存储管；各所述选择管的源极和栅极相连接并且同一行的所述选择管的栅极均连接对应的一所述选择管字线。本申请通过将选择管和存储管背靠背相邻设置，比传统的两管(选择管和存储管)分离结构的SONOS器件更加节省面积。进一步的，将各存储单元中的所述选择管的源极和栅极共接，从而省去了源线，在外接电路设计上更加简洁。
- 存储器阵列
- [发明专利]2bit存储器单元结构及操作方法-CN201911231904.4有效
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张可钢;许昭昭
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上海华虹宏力半导体制造有限公司
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2019-12-05
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2022-05-20
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G11C11/40
- 本发明公开了一种2bit存储器单元结构，每个单元包含2个存储管A及A*及一个选择管，所述存储器单元能存储2bit数据，所述选择管的栅极引出形成所述存储器单元的第一字线，所述选择管的源极及漏区分别与其两侧的存储管的源极或者漏极相连，所述存储管的另外剩余的漏极或者源极分别形成存储器单元的第一位线及第二位线；所述存储器单元中的2个存储管的栅极引出形成第二字线及第三字线，所述第二字线及第三字线还连接在一起。所述的存储器单元在编程时，采用源端载流子注入的方式；在读数据时，存储管的源端电压用于屏蔽在读取存储管A时存储管A*的状态对存储管A的影响；读数据时选择管的读电压大于存储管的栅极电压，以增大读取电流。
- bit存储器单元结构操作方法
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