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[发明专利]用于数据接口的写入侧校准-CN200710102612.1有效
发明人： Y·钟;C·孙;J·黄;M·H·M·丘 -专利权人： 奥特拉股份有限公司
申请日： 2007-04-23 - 公布日： 2007-12-19 - 主分类号： G11C7/22 文献下载
摘要：提供降低正由数据接口提供或发送的信号之间的扭斜的电路、方法和装置。改变信号路径延迟以使得由存储器接口发送的信号沿着上升和/或下降沿彼此校准或对齐。在一个方面，自校准外部电路或者设计工具可通过确定用于每条输出通道路径的一个或多个延迟来提供每条输出通道的扭斜调整。当对齐多个边沿时，例如可以使用边沿专用延迟元件来独立对齐输出信号的各边沿。
用于数据接口写入校准

[发明专利]用于数据接口的读出侧校准-CN200710102610.2有效
发明人： Y·钟;C·孙;J·黄;M·H·M·丘 -专利权人： 奥特拉股份有限公司
申请日： 2007-04-23 - 公布日： 2007-11-07 - 主分类号： G11C7/22 文献下载
摘要：提供降低正由数据接口接收的信号之间的扭斜的电路、方法和装置。改变信号路径延迟以使得在存储器接口处接收到的数据和选通信号沿着上升和/或下降沿彼此校准或对齐。例如，自校准电路通过基于测试信号的相对定时来确定每条数据信号路径和选通信号路径内的一个或多个延迟而提供每条数据信号路径的扭斜调整。这些上升或下降沿可用于此对齐。
用于数据接口读出校准

[发明专利]可编程装置的软差错定位和敏感度检测-CN200710101398.8有效
发明人： D·刘易斯;N·D·尼格;A·L·李;J·黄 -专利权人： 奥特拉股份有限公司
申请日： 2007-04-23 - 公布日： 2007-10-31 - 主分类号： G06F11/10 文献下载
摘要：检测所储存的配置数据中发生的软差错是否为可被忽略的假肯定以使不必执行重新加载配置数据或其他补救措施的电路、方法和装置。一个示例提供了包括检错电路和敏感度处理器的集成电路。检错电路检测差错的存在。敏感度处理器判断检测到的差错是否可被忽略，或者是否应发起诸如提供差错标志、重新配置装置或纠正差错等补救动作。敏感度处理器可基于差错是否在配置未使用电路的存储单元中发生来作出这一判断。敏感度处理器可利用差错日志来跟踪可被忽略的已知差错，使得该判断无需在每次检查配置数据时进行。
可编程装置差错定位敏感度检测

[发明专利]减少可编程装置在配置错误检测中的虚假肯定-CN200610091577.3有效
发明人： D·刘易斯;R·布莱克;R·G·柯利夫;S·T·瑞迪 -专利权人： 奥特拉股份有限公司
申请日： 2006-06-08 - 公布日： 2007-01-10 - 主分类号： G06F11/10 文献下载
摘要：一种装置利用掩码单元和敏感掩码数据将存储器的未用部分从错误检测运算中排除以减少存储器错误检测的虚假肯定。一种装置包含从存储器中读取数据并校验数据完整性的错误检测单元。敏感掩码数据指出了存储器的未用部分。存储器的未用部分可对应可编程装置的未用部分的配置数据。敏感掩码数据的每一个比特可指出存储器中数据的一个或多个比特的使用。响应掩码数据，掩码单元将存储器未用部分的数据设置为不改变错误检测运算结果的值。这样阻止了存储器未用部分的错误数据发出出错信号。
减少可编程装置配置错误检测中的虚假肯定

[发明专利]用于在集成电路上组合易失性和非易失性可编程逻辑的技术-CN200510128761.6有效
发明人： R·卡马罗塔;I·拉希姆;B·J·昂;T·P·宗 -专利权人： 奥特拉股份有限公司
申请日： 2005-12-02 - 公布日： 2006-08-09 - 主分类号： G11C16/02 文献下载
摘要：提供了用于将易失性和非易失性可编程逻辑组合入一个集成电路(IC)的技术。IC被分成两部分。第一可编程逻辑块由片载非易失性存储器中存储的比特配置。第二可编程逻辑块由非片载存储器中存储的比特配置。IC上IO存储体的功能在IC的两个逻辑块之间被多路复用。在可配置第二块中的可编程逻辑的一小部分时间中第一块中的可编程逻辑被配置且完全功能化。第一块中的可编程逻辑可配置足够块并具有足够的独立性，以帮助第二块的配置。非易失性存储器还可向用户设计提供安全特点，诸如加密。
用于集成电路组合易失性非易失性可编程逻辑技术

[发明专利]硬知识产权块的输出报告方法-CN200510128815.9有效
发明人： D·范瓦根宁根;C·沃特曼 -专利权人： 奥特拉股份有限公司
申请日： 2005-12-01 - 公布日： 2006-07-12 - 主分类号： H03K19/00 文献下载
摘要：提供降低集成电路上的硬知识产权(HIP)块的输出信号频率的方法。通过降低输出信号的频率，以低于HIP块的频率运行的集成电路中的电路块能该捕获输出信号。多个串联触发器储存HIP输出信号在输出信号的每个周期的值。响应于存储在触发器中的值，逻辑电路接着产生一降频HIP输出信号。触发器还可产生一心搏信号用来确定HIP块中的信号是否正在准确运行。
知识产权输出报告方法

[发明专利]用于优化数据传送的硬知识产权块设计的技术-CN200510137027.6有效
发明人： D·范瓦根宁根;C·沃特曼;B·－J·昂;T·－P·宗;D·曼苏尔;A·伯尼 -专利权人： 奥特拉股份有限公司
申请日： 2005-12-13 - 公布日： 2006-06-21 - 主分类号： H04L29/06 文献下载
摘要：提供了用于在可编程逻辑集成电路上实现HIP块中数据传送接口的信道对准的技术。该HIP块信道对准逻辑可使用减少数量的并行数据路径来运行，它消耗少得多的逻辑资源。此外，HIP块信道对准逻辑电路可串行地在较高HIP内核时钟速率上进行处理，从而减少了锁定等待延迟时间。提供了用于以可编程逻辑电路实现所传送数据的出错处理的技术。可编程逻辑电路可被配置成实现适用于任何应用程序的错误产生和出错监视功能。或者，逻辑元件可被配置成执行用于不需要出错处理的应用程序的其它功能。集成电路上数据和时钟信号之间的相位偏差通过将时钟信号连同数据信号路由到每个电路块而减少。
用于优化数据传送知识产权设计技术

[发明专利]适用于以差分输入电路方式实现硬连线译码器的技术-CN200510129408.X有效
发明人： B·Y·奈;B·J·昂 -专利权人： 奥特拉股份有限公司
申请日： 2005-12-07 - 公布日： 2006-06-14 - 主分类号： H03K19/173 文献下载
摘要：提供了用于改进可编程集成电路上的差分输入/输出(IO)电路的信号时序特性的技术。差分缓存器接收加在差分输入引脚上的差分信号。差分缓存器的输出信号被传送至位于可编程逻辑元件的两个相邻行/列中的两个硬IO译码器块。每个IO译码器块具有接收差分缓存器的输出信号的数据输入寄存器。位于两个相邻IO译码器块中的数据输入寄存器支持双倍时钟技术。本发明的IO译码器块具有减小的建立时间、保持时间、以及与软DDIO块相关的采样窗，并对芯片面积的影响最小。
适用于输入电路方式实现连线译码器技术

[发明专利]动态RAM存储方法-CN200510052753.8无效
发明人： J·特纳 -专利权人： 奥特拉股份有限公司
申请日： 2005-03-10 - 公布日： 2005-09-14 - 主分类号： G11C11/409 文献下载
摘要：本发明提供动态RAM (DRAM)单元。可以从DRAM单元中读取数据而存储在单元中的电荷不漏出。在读取循环中，电流在读位线和供电电压之间通过，且电荷不直接从DRAM存储节点中漏出。每个DRAM单元都包括少量的晶体管。DRAM单元可以用于将配置数据存储在可编程集成电路(IC)上。在可编程IC上使用选通栅极在芯片上驱动信号。以全供电电压将存储在DRAM单元中的数据直接提供给选通栅极来防止信号劣化。
动态 ram 存储方法

[发明专利]用于减少锁定电路的锁定时间的装置和方法-CN200410035275.5有效
发明人： G·斯塔尔 -专利权人： 奥特拉股份有限公司
申请日： 2004-04-03 - 公布日： 2004-12-01 - 主分类号： H03L7/08 文献下载
摘要：一种用于锁定锁相环的方法和装置，其中该方法包括选择一个相应于一个VCO输出频率的频率窗口，选择相应于该频率窗口的一个控制电压以及将该控制电压提供给在随后可将所选择的控制电压作为锁相环的起始电压的控制电压电路。
用于减少锁定电路时间装置方法

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