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[发明专利]半导体存储装置-CN202310756378.3在审
发明人：西川浩太;坪内洋;仲井健理 -专利权人：铠侠股份有限公司
申请日： 2019-02-25 - 公布日： 2023-09-12 - 主分类号： G11C16/08 文献下载
摘要：实施方式提供一种能够提高写入动作的可靠性的半导体存储装置。实施方式的半导体存储装置具备：第1字线，配置在半导体衬底(30)的上方；第2字线，介隔绝缘层积层在第1字线上；存储柱(MH)，通过第1及第2字线，且具有半导体衬底(30)上的下部柱(LMH)、下部柱(LMH)上的上部柱(UMH)、及下部柱(LMH)与上部柱(UMH)间的接合部(JT)；位线(BL)，电连接于存储柱(MH)；及驱动器(13)，对第1及第2字线施加电压。第1字线比第2字线更靠近接合部，于在选择第2字线的写入动作时使位线(BL)升压的预充电动作中，驱动器(13)对第2字线施加电压(VCP1)，对第1字线施加高于电压(VCP1)的电压(VCP2)。
半导体存储装置

[发明专利]一种FPGA配置存储器以及FPGA芯片-CN202310704570.8在审
发明人：杨献;薛庆华;王海力 -专利权人：京微齐力（北京）科技股份有限公司
申请日： 2023-06-14 - 公布日： 2023-09-12 - 主分类号： G11C16/08 文献下载
摘要：一种FPGA存储器以及FPGA芯片。FPGA配置存储器包括第一修改单元；第一修改单元是基于对第一存储单元的修改而形成的；第一上拉管的源极、漏极和栅极均与工作电源端电连接，第二上拉管的源极、漏极和栅极均与工作电源端电连接；第一下拉管的栅极与工作电源端电连接，第一下拉管的源极和漏极均与工作地端电连接；第二下拉管的栅极与工作电源端电连接，第二下拉管的源极和漏极均与工作地端电连接；第一传输管的栅极与字线电连接，第一传输管的源极和漏极均与工作地端电连接；第二传输管的栅极与字线电连接，第二传输管的源极和漏极均与工作地端电连接。
一种 fpga 配置存储器以及芯片

[发明专利]具有多平面混合子块编程的非易失性存储器-CN201980006000.3有效
发明人： H.陈;Z.周 -专利权人：桑迪士克科技有限责任公司
申请日： 2019-02-05 - 公布日： 2023-09-12 - 主分类号： G11C16/08 文献下载
摘要：一种非易失性存储器系统包含连接到非易失性存储器单元的控制电路。所述控制电路被配置成同时对连接到位于裸片的不同平面中的不同块的不同子块中的不同字线的存储器单元进行编程。
具有平面混合编程非易失性存储器

[发明专利]灵敏放大器及应用其的存储装置和时序控制方法-CN201810757347.9有效
发明人：请求不公布姓名 -专利权人：长鑫存储技术有限公司
申请日： 2018-07-11 - 公布日： 2023-09-08 - 主分类号： G11C16/08 文献下载
摘要：本发明提供一种灵敏放大器及应用其的存储装置和时序控制方法，该灵敏放大器包括：连接于第一字线和位线的第一存储单元；连接于伪字线和预充信号线的第一降压单元，它通过位线连接于第一存储单元，用于在电荷分享阶段与第一存储单元以及位线上的寄生电容进行电荷分享，以使位线上的电压从预充电压下降至第一电压；连接于第二字线和反位线的第二存储单元；连接于伪字线和预充信号线的第二降压单元，它通过反位线连接于第二存储单元，用于在电荷分享阶段，与反位线上的寄生电容进行电荷分享，以使反位线上的电压从预充电压下降至第二电压，其中，在电荷分享阶段，预充信号线和第二字线关闭，第一字线和伪字线开启，本发明可以提高电路灵敏度。
灵敏放大器应用存储装置时序控制方法

[发明专利]快闪存储器装置及方法-CN202211274836.1在审
发明人：吕祖汉;颜孝昌 -专利权人：慧荣科技股份有限公司
申请日： 2022-10-18 - 公布日： 2023-09-05 - 主分类号： G11C16/08 文献下载
摘要：本发明提供使用于储存装置中并通过特定通信接口耦接于储存装置的快闪存储器控制器的快闪存储器装置及方法。本发明的快闪存储器装置中，储存单元阵列具有第一平面和第二平面并储存第一数据单元和第二数据单元。当命令暂存器接收并储存读取命令或数据切换命令时，数据暂存器缓冲从储存单元阵列传送的第一数据单元和第二数据单元。控制电路执行数据切换操作以控制数据暂存器选择传送第一和第二数据单元数据单元到输入/输出控制电路，以使输入/输出控制电路依序地传输第一数据单元和第二数据单元因应于读取命令或数据切换命令通过特定通信接口连接到快闪存储器控制器。第一数据单元传输之后是第二数据单元传输。
闪存装置方法

[发明专利]半导体存储装置-CN201711373310.8有效
发明人：小川绚也 -专利权人：拉碧斯半导体株式会社
申请日： 2017-12-19 - 公布日： 2023-09-05 - 主分类号： G11C16/08 文献下载
摘要：本发明提供半导体存储装置，与以往相比缩短预解码时间。包括：预解码电路，对被输入的地址信号进行解码生成与地址信号所示出的第一地址对应的第一预解码信号；控制信号生成电路，基于地址信号生成表示是将第一地址作为访问对象还是将与第一地址连续的下一个地址亦即第二地址作为访问对象的控制信号；以及选择电路，基于控制信号，选择地输出第一预解码信号或者与第二地址对应的第二预解码信号。
半导体存储装置

[发明专利]非易失性SRAM单元及数据读写方法-CN202310450766.9在审
发明人：鹿益铭 -专利权人：昕原半导体(上海)有限公司;昕原半导体（杭州）有限公司;昕原半导体（深圳）有限公司
申请日： 2023-04-24 - 公布日： 2023-09-01 - 主分类号： G11C16/08 文献下载
摘要：本发明提供一种非易失性SRAM单元及数据读写方法，包括SRAM存储单元，SRAM存储单元包括第一反相器和第二反相器；第一反相器与第二反相器首尾连接构成锁存结构；RRAM电路，RRAM电路包括第三MOS管、第四MOS管和ReRAM结构；第三MOS管的非栅极的两端分别连接位线电压VBL和所述ReRAM结构的一端；第四MOS管的两端分别连接ReRAM结构的另一端和源线电压VSL；和，传输电路，传输电路基于电压负载，有选择性地将SRAM存储单元电耦合到RRAM电路。利用本发明能够解决现有技术中，使用的T/R数量较多，存在整体功耗和面积大等问题。
非易失性 sram 单元数据读写方法

[发明专利]用于存储器设备的装置和方法-CN201980006679.6有效
发明人： V.迪普;卢景煌 -专利权人：桑迪士克科技有限责任公司
申请日： 2019-05-24 - 公布日： 2023-08-29 - 主分类号： G11C16/08 文献下载
摘要：本发明描述了用于在存储器设备中利用窄阈值电压(Vth)分布对存储器单元进行编程的装置和技术。在多遍编程操作的第一编程遍次中，调整与选定字线相邻的字线的通过电压，以增加在选定字线和相邻源极侧未选定字线之间的电荷俘获层的一部分中的电子注入。在多遍编程操作的第二最终编程遍次中，调整通过电压，以减小在选定字线和相邻源极侧未选定字线之间的电荷俘获层的所述部分中的电子注入。
用于存储器设备装置方法

[发明专利]nor flash的读取方法、装置、存储芯片及设备-CN202310766847.X有效
发明人：韩志永;王晨辉 -专利权人：芯天下技术股份有限公司;上海芯存天下电子科技有限公司
申请日： 2023-06-27 - 公布日： 2023-08-25 - 主分类号： G11C16/08 文献下载
摘要：本发明涉及存储芯片技术领域，具体公开了一种nor flash的读取方法、装置、存储芯片及设备，其中，读取方法包括步骤：依次获取待读取对象的字线信息和位线信息，并读取待读取对象的存储数据，其中，读取待读取对象的存储数据的步骤包括：在仅确定字线信息时，根据字线信息建立字线电压并同时建立末位位线电压；在确定位线信息后，若位线信息为末位位线，则基于建立稳定的字线电压和末位位线电压读取待读取对象的存储数据，若位线信息不为末位位线，根据位线信息建立对应的位线电压以配合字线电压读取待读取对象的存储数据；该读取方法能提高nor flash的读取速度，并避免了时序过于集中的问题。
nor flash 读取方法装置存储芯片设备

[发明专利]在第一编程遍次中省略验证测试的用于存储器设备的多遍编程过程-CN201980006627.9有效
发明人： A.巴拉斯卡尔;卢景煌;V.戴普;董颖达 -专利权人：桑迪士克科技有限责任公司
申请日： 2019-08-23 - 公布日： 2023-08-25 - 主分类号： G11C16/08 文献下载
摘要：本发明题为“在第一编程遍次中省略验证测试的用于存储器设备的多遍编程过程”。本发明提供了用于减小多遍编程操作中的相邻字线干扰和电荷损失的技术。在一种实施方式中，多遍编程操作的第一遍次使用一个或多个编程脉冲而不执行相关联的验证测试。存储器单元可以在第一编程遍次中被编程为不同的中间阈值电压(Vth)分布。当施加单个编程脉冲时，可以使用不同的位线电压以获得不同的中间Vth分布。在其他情况下，施加多个编程脉冲而不执行验证测试。可以为分配给较高数据状态而不是较低数据状态的存储器单元提供中间Vth分布，或者为分配给较高数据状态和较低数据状态的存储器单元提供中间Vth分布。
第一编程遍次中省略验证测试用于存储器设备过程

[发明专利]一种随机存储器及其替换匹配电路-CN202210135437.0在审
发明人：白瑞杰;李瑞天 -专利权人：西安格易安创集成电路有限公司
申请日： 2022-02-14 - 公布日： 2023-08-22 - 主分类号： G11C16/08 文献下载
摘要：本申请公开了一种随机存储器及其替换匹配电路，该替换匹配电路包括锁存电路和逻辑门电路，锁存电路包括地址锁存模块和使能锁存模块，地址锁存模块用来锁存被替换电路的地址信息，第一逻辑门模块连接地址锁存模块，并接收输入地址信息，以确定输入地址信息与地址锁存模块中锁存的地址信息是否一致；第二逻辑门模块连接地址锁存模块中的一个地址锁存单元，以使连接第二逻辑门模块的地址锁存单元作为辅助使能锁存单元，配合使能锁存模块锁存的第一使能信息，从而使第二逻辑门模块产生对应的第二使能信息，通过上述方式，提高了随机存储器的可靠性。
一种随机存储器及其替换匹配电路

[发明专利]半导体存储装置及方法-CN202210811455.6在审
发明人：村山昭之;杉前纪久子;西山胜哉;新屋敷悠介;藤松基彦;佐野京佑;柴田昇 -专利权人：铠侠股份有限公司
申请日： 2022-07-11 - 公布日： 2023-08-22 - 主分类号： G11C16/08 文献下载
摘要：实施方式提供一种能够不损害数据的可靠性，尽可能地削减需要预先保持在存储控制器的数据的量的半导体存储装置及方法。实施方式的半导体存储装置的电路以在2N个区间中最低电压侧的第1区间内，形成2个第1分布的方式，设定多个存储单元的阈值电压。之后，电路以依每2个为单位分开形成2(1+M)个第2分布的方式，设定多个存储单元的阈值电压。之后，电路将2N个第3分布设定在2N个区间。
半导体存储装置方法

[发明专利]利用具有最小可寻址单元的寻址方式来进行寻址的存储器-CN202210400904.8在审
发明人：洪硕男 -专利权人：旺宏电子股份有限公司
申请日： 2022-04-15 - 公布日： 2023-08-18 - 主分类号： G11C16/08 文献下载
摘要：本发明提供一种利用具有最小可寻址单元的寻址方式来进行寻址的存储器，其利用基于最小可寻址单元(例如，位元组(byte))的寻址方式，并具有2的幂次方(power)大小(例如，8)，该数据路径用以利用具有N位元(例如，12)的传输存储单元(transfer storage unit)于存储器阵列与数据接口之间传输数据，其中N为非2的幂次方的整数。数据路径中的页面缓冲器(page buffer)与快取(cache)可配置于具有N列的单元阵列，并用以从选定的N个单元行(cell column)将传输存储单元中的数据进行传输。
利用具有小可寻址单元方式进行存储器

[发明专利]存储器装置-CN202310003496.7在审
发明人：郑扶日 -专利权人：三星电子株式会社
申请日： 2023-01-03 - 公布日： 2023-08-15 - 主分类号： G11C16/08 文献下载
摘要：公开了存储器装置。所述存储器装置包括：存储器单元阵列，包括多个存储器单元；子字线驱动器块，包括多个子字线驱动器，所述多个子字线驱动器被配置为输出分别被提供给所述多个存储器单元的字线信号；以及行解码器，被配置为生成分别被提供给所述多个存储器单元的字线使能信号。每个存储器单元包括包含双栅极的单元晶体管和连接到单元晶体管的电容器。由行解码器施加的字线使能信号连接到双栅极中的一个栅极。
存储器装置

[发明专利]存储器件-CN201810461051.2有效
发明人：黄善劲;金柄宅;金容锡;李柱硕 -专利权人：三星电子株式会社
申请日： 2018-05-15 - 公布日： 2023-08-15 - 主分类号： G11C16/08 文献下载
摘要：一种存储器件，包括：存储单元阵列，包括第一开关单元、第二开关单元和多个存储单元，所述多个存储单元设置在所述第一开关单元和所述第二开关单元之间并连接到多个字线；和控制电路，被配置为通过将编程电压提供给所述多个字线之中的第一字线，将开关电压提供给所述多个字线之中的第二字线以及将通过电压提供给所述多个字线之中的剩余字线来执行编程操作。其中所述控制电路被配置为在所述编程操作的第一部分中关断所述第一开关单元和所述第二开关单元，并且被配置为在比第一部分稍后的编程操作的第二部分中导通所述第一开关单元并增加所述开关电压。
存储器件