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[发明专利]卷积计算加速器、卷积计算方法及卷积计算设备-CN201810259875.1有效
发明人：张博;于潇宇;王玉伟;张立鑫 -专利权人：腾讯科技（深圳）有限公司
申请日： 2018-03-27 - 公布日： 2023-06-20 - 主分类号： G06N3/063 文献下载
摘要：本申请是关于一种卷积计算加速器、卷积计算方法及卷积计算设备，涉及电子电路技术领域。该卷积计算加速器包括：控制器、计算矩阵以及第一缓存，计算矩阵中包含至少一行计算单元，每行计算单元中包含至少两个计算单元；控制器，用于控制将载入至第一缓存的输入数据输入至对应行的计算单元中，由对应行的计算单元将输入数据在对应行的计算单元中进行传输；对应行的计算单元中的每一个计算单元将接收到的输入数据与预先存储的卷积核进行卷积计算，处于同一行的至少两个计算单元复用同一份输入数据，且只需要一个输入通道，从而降低了计算矩阵的缓存容量和输入带宽需求，提高了计算矩阵的可扩展性。
卷积计算加速器计算方法设备

[发明专利]一种卷积处理方法、系统以及终端设备-CN202111528948.0在审
发明人：杨东天;王丹阳;杨灿 -专利权人：南京风兴科技有限公司
申请日： 2021-12-13 - 公布日： 2023-06-16 - 主分类号： G06N3/063 文献下载
摘要：本申请提供一种卷积处理方法、系统以及终端设备。解决了采用大位宽寄存乘累加中间结果会使处理器芯片的面积和功耗大幅增加的技术问题。处理方法包括：根据中间结果的预设定点数位宽W，确定满足预设条件的M值和N值；其中，中间结果为特征数据每一次卷积乘累加后的数据；预设条件为W≤M+(2N‑1)；中间结果包括第一中间结果；将第一中间结果拆分为a*2b的形式；其中，a对应的位宽为M值，b对应的位宽为N值；将a寄存至M值对应的第一寄存器；将b寄存至N值对应的第二寄存器。
一种卷积处理方法系统以及终端设备

[发明专利]一种用于混合精度神经网络计算的可重构脉动阵列系统-CN202110173515.1有效
发明人：代柳瑶;杜来民;李凯;谢歆昂;毛伟;余浩 -专利权人：南方科技大学
申请日： 2021-02-09 - 公布日： 2023-06-16 - 主分类号： G06N3/063 文献下载
摘要：本发明公开了一种用于混合精度神经网络计算的可重构脉动阵列系统，可重构脉动阵列系统包括：可重构脉动阵列模块，与可重构脉动阵列模块耦合连接的多精度数据流重构模块，以及与多精度数据流重构模块耦合连接的DRAM片外存储器，多精度数据流重构模块用于对混合精度神经网络的运算进行加速；DRAM片外存储器用于存储数据；其中，可重构脉动阵列模块包括可重构PE单元，输入图像矩阵，卷积核矩阵，片上网络单元。本发明实施例可重构设计，根据卷积核复用次数和输入数据精度的不同对脉动阵列结构进行重构从而支持不同数据流下的混合精度卷积运算，根据不同神经网络的不同计算场景提升卷积计算效率，对神经网络的训练和推理有良好的加速效果。
一种用于混合精度神经网络计算可重构脉动阵列系统

[发明专利]一种处理器、可变精度的卷积网络计算方法和计算设备-CN202310041659.0在审
发明人：薛盛可;鲁路;李颖敏 -专利权人：阿里巴巴（中国）有限公司
申请日： 2023-01-11 - 公布日： 2023-06-13 - 主分类号： G06N3/063 文献下载
摘要：本说明书实施方式提供了一种处理器、可变精度的卷积网络计算方法和计算设备，该处理器通过指令集扩展的方式，将卷积神经网络中最密集的计算抽象为卷积网络指令，实现了对处理器进行卷积网络计算的硬件加速，提升了卷积神经网络的计算速度和效率。此外，所述卷积网络指令包括精度参数，可以支持可变精度数据的卷积网络计算，提高了处理器的适用性。
一种处理器可变精度卷积网络计算方法计算设备

[发明专利]一种LSTM神经网络的FPGA加速器及其加速方法-CN202211615213.6在审
发明人：朱一峰;李阳坤 -专利权人：长春理工大学
申请日： 2022-12-15 - 公布日： 2023-06-13 - 主分类号： G06N3/063 文献下载
摘要：本发明公开了一种LSTM神经网络的FPGA加速器及其加速方法，属于计算机硬件加速技术领域，包括计算单元、存储单元及控制单元；计算单元包括：密集矩阵向量乘法模块，用于权重矩阵与向量的列式点乘运算；非线性激活函数模块，用于线性函数的形式近似替代指数函数形式的sigmoid和tanh函数；Element_wise运算模块，用于计算当前时刻的细胞值ct和输出值ht；存储单元用于缓存输入门、忘记门、输出门以及细胞门的值；所述控制单元用于发送控制信号，让FPGA加速器读取权重参数和激励向量，并完成数据传输和计算；本发明采用列式矩阵向量乘法进行权重矩阵和激励向量的计算，解决了数据对时间的依赖性的问题，并且将权重中有许多0的稀疏矩阵剪枝为密集矩阵，提高了硬件的资源利用率。
一种 lstm 神经网络 fpga 加速器及其加速方法

[发明专利]一种动态唤醒神经元电路及事件驱动神经网络系统-CN202111488369.8在审
发明人：张续猛;刘琦;刘明;黄张成 -专利权人：复旦大学
申请日： 2021-12-08 - 公布日： 2023-06-13 - 主分类号： G06N3/063 文献下载
摘要：本发明涉及一种动态唤醒神经元电路及事件驱动神经网络系统，其中动态唤醒神经元电路包括可调电阻R1、电容C1、双向阈值转变器件TS和电容C2，可调电阻R1与电容C1串联，双向阈值转变器件TS与电容C2并联，可调电阻R1与电容C1的串联结构与双向阈值转变器件TS与电容C2的并联结构进行串联，双向阈值转变器件TS的一端与电容C1相连，另一端接地，可调电阻R1的一端接入激励信号，双向阈值转变器件TS与电容C1相连的连接点为电压输出端，双向阈值转变器件TS接地的一端为电流输出端，即事件信号输出端。与现有技术相比，本发明具有电路结构简单、利于高密度及大规模集成、面积小、能耗低等优点。
一种动态唤醒神经元电路事件驱动神经网络系统

[发明专利]采用电容性存储电路的内存中计算(CIM)单元电路和CIM位单元阵列电路-CN202180065873.9在审
发明人：李夏 -专利权人：高通股份有限公司
申请日： 2021-08-03 - 公布日： 2023-06-13 - 主分类号： G06N3/063 文献下载
摘要：一种采用电容性存储电路来存储二进制权重数据作为电压的CIM位单元电路占用6T SRAM CIM位单元电路的面积的一半或更少，从而减少了将CIM位单元阵列电路添加到IC中所引起的面积增加。CIM位单元电路包括电容性存储电路，该电容性存储电路将二进制权重数据存储在电容器中并且生成乘积电压，该乘积电压指示由所存储的二进制权重数据和激活信号的基于逻辑AND的运算产生的二进制乘积。电容性存储电路可以包括电容器和读取访问开关或晶体管。CIM位单元电路包括用于将写入位电压耦合到电容性存储电路的写入访问开关。在CIM位单元阵列电路中，乘积电压在MAC运算中被求和。
采用电容存储电路内存计算 cim 单元阵列

[发明专利]一种面向通用卷积神经网络加速器的自动化部署方法-CN202310249086.0在审
发明人：刘强;邓佺 -专利权人：天津大学
申请日： 2023-03-15 - 公布日： 2023-06-13 - 主分类号： G06N3/063 文献下载
摘要：本发明公开了一种面向通用卷积神经网络加速器的自动化部署方法，步骤1、从输入的卷积神经网络结构模型配置文件中解析出各层结构；步骤2、从内置算子库中调用浮点算子与步骤1中解析得到的各层结构进行匹配；步骤3、根据步骤2得到的浮点算子，进行参数量化处理或直接将浮点权重参数重排序后导出；步骤4、进行建模分析及最优化求解；步骤5、FPGA加速器计算模块的并行度进行重新调整；步骤6、基于步骤5，创建FPGA加速器顶层模块，在其内部实例化各算子模块，将顶层模块通过总线与外部控制单元、存储模块进行连接。本发明能够实现对不同网络结构的定制优化，节约人力资源成本，提升部署效率。
一种面向通用卷积神经网络加速器自动化部署方法

[发明专利]一种神经网络推理FPGA快速部署方法-CN202310254742.6在审
发明人：阮爱武;王永庆;王枭 -专利权人：电子科技大学
申请日： 2023-03-16 - 公布日： 2023-06-13 - 主分类号： G06N3/063 文献下载
摘要：本发明公开了一种神经网络推理FPGA快速部署方法，包括模型预处理平台、基于一种机器学习框架的知识蒸馏平台、基于硬件友好型网络的FPGA部署平台和基于以上平台实现的部署流程。通过模型预处理平台实现对多种机器学习框架的支持。通过知识蒸馏，减少网络类型与硬件加速器设计的关联，可很大程度地降低对FPGA硬件加速器的灵活性要求，降低FPGA硬件设计难度。通过基于一种机器学习框架的知识蒸馏平台，可方便地实现知识蒸馏。通过基于硬件友好型网络的FPGA部署平台，可实现硬件友好性网络的快速部署。相较于其他神经网络，硬件友好型网络推理在FPGA上运行具有更高的能效。采用本发明方法，可快速、高质量地实现从机器学习框架级表示的神经网络推理到FPGA的部署。
一种神经网络推理 fpga 快速部署方法

[发明专利]面向非结构化稀疏的动态匹配非零值的神经网络加速器-CN202310261151.1在审
发明人：陆生礼;路雨麒;杨啸风;梁天柱 -专利权人：昆山市工业技术研究院有限责任公司;东南大学苏州研究院
申请日： 2023-03-17 - 公布日： 2023-06-13 - 主分类号： G06N3/063 文献下载
摘要：本发明公开面向非结构化稀疏的动态匹配非零值的神经网络加速器，属于计算、推算或计数的技术领域。加速器架构包括：处理模块、负载平衡模块、后处理模块、稀疏编码模块、控制单元、输入缓存模块、权重缓存模块、输出缓存模块。通过稀疏编码模块对输入激活张量进行片上编码，避免对无效数据的存储及搬运，从而提高加速器整体能效。负载平衡模块对稀疏张量进行标记后动态分配，有效缓解输入激活张量不规整造成的计算单元负载不均衡问题。PE的非零值匹配单元通过bitmap索引高效匹配非零对，同时利用了权重和激活两方面的稀疏性，跳过零值参与的无效计算从而增加处理效率，从而实现对非结构化稀疏的神经网络的高效推理。
面向结构稀疏动态匹配非零值神经网络加速器

[发明专利]交互模块、系统及方法-CN202111496302.9在审
发明人：李夏禹;陆继承;徐快;李沙沙;徐耘 -专利权人：上海复旦微电子集团股份有限公司
申请日： 2021-12-08 - 公布日： 2023-06-13 - 主分类号： G06N3/063 文献下载
摘要：本发明提供了一种交互模块、系统及方法，交互模块具有握手信号线连接端口，所述握手信号线用于传输握手请求信号、以及握手响应信号。系统包括：处理单元、外部功能单元，连接所述处理单元和所述外部功能单元的握手信号线；所述握手信号线用于传输所述处理单元向所述外部功能单元发送的握手请求信号、以及所述外部功能单元向所述处理单元发送的握手响应信号。利用本发明方案，可以简单高效地实现交互，并降低对处理单元的要求。
交互模块系统方法

[发明专利]硬件加速器的神经架构缩放-CN202180065581.5在审
发明人：安德鲁·李;李晟;谭明星;庞若鸣;程立群;国·V·勒;诺曼·保罗·约皮 -专利权人：谷歌有限责任公司
申请日： 2021-07-29 - 公布日： 2023-06-13 - 主分类号： G06N3/063 文献下载
摘要：用于在硬件加速器上对神经网络架构进行缩放的方法、系统和设备，包括计算机可读介质。一种方法包括接收训练数据和指定目标计算资源的信息，并使用所述训练数据在搜索空间上执行神经架构搜索以识别基础神经网络的架构。可以识别用于缩放所述基础神经网络的多个缩放参数值，这可以包括重复选择多个候选缩放参数值，以及根据包括延迟目的的多个第二目的，确定根据所述多个候选缩放参数值缩放的所述基础神经网络的性能测量。可以使用根据所述多个缩放参数值缩放的所述基础神经网络的所述架构来确定经缩放神经网络的架构。
硬件加速器神经架构缩放

[发明专利]用于神经网络架构搜索的方法和装置-CN202210663806.3在审
发明人：李元熙 -专利权人：三星电子株式会社
申请日： 2022-06-13 - 公布日： 2023-06-13 - 主分类号： G06N3/063 文献下载
摘要：公开了一种用于搜索神经网络的最佳架构的方法和装置。该装置可以包括处理器，该处理器被配置为：基于神经网络的候选架构的参数产生神经网络损失；测量在具有候选架构的神经网络的运算中使用的第一硬件资源；使用硬件资源预测模型产生第二硬件资源的预测，该第二硬件资源将用于操作具有候选架构的神经网络；基于第一硬件资源和第二硬件资源确定硬件资源损失；以及基于神经网络损失和硬件资源损失确定神经网络的目标架构。
用于神经网络架构搜索方法装置

[发明专利]计算装置以及用于数据重用的方法-CN202011605631.8有效
发明人：请求不公布姓名 -专利权人：上海壁仞智能科技有限公司
申请日： 2020-12-30 - 公布日： 2023-06-13 - 主分类号： G06N3/063 文献下载
摘要：本公开的实施例涉及计算装置和用于数据重用的方法，涉及计算机领域。计算装置包括通用寄存器；以及运算单元，与所述通用寄存器耦接，所述运算单元包括：数据重用单元，所述数据重用单元与多个点积数据单元耦接，所述数据重用单元被配置为从所述通用寄存器读取并暂存用于多次卷积运算的数据集，以及从所述数据集确定多个数据子集以用于分别输入所述多个点积数据单元，用于输入相邻点积数据单元的两个数据子集包括部分相同数据；以及多个点积数据单元，所述多个点积数据单元中的每个点积数据单元被配置为对输入的数据子集进行点积运算，以生成点积运算结果。由此，能够提高卷积运算效率。
计算装置以及用于数据重用方法

[发明专利]一种实现低资源消耗卷积器的方法-CN201910310484.2有效
发明人：黄以华;吴黄涛;黄文津 -专利权人：中山大学
申请日： 2019-04-17 - 公布日： 2023-06-13 - 主分类号： G06N3/063 文献下载
摘要：本发明涉及一种实现低资源消耗卷积器的方法，将卷积器的乘法核内部进行拆解，将乘法核内部具有相同偏移量的数据进行相加，形成卷积加法核；根据每个卷积加法核所对应的偏移量，对卷积加法核的结果进行相应的移位，并通过加法树算出最终的卷积结果。本发明的硬件消耗相比传统方法大约节省5～10％的LUT资源(FPGA实现)，并且具有易于部署及方便重用等优点。
一种实现资源消耗卷积方法