专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]一种基于Transformer的单目3D目标检测方法-CN202310643790.4在审
  • 梁天柱;孔鲁超;陆生礼;秦夷;陈黎;陈庆安 - 东南大学;江苏智运科技发展有限公司
  • 2023-06-01 - 2023-09-29 - G06V20/64
  • 本发明公开一种基于Transformer的单目3D目标检测方法,属于计算、推算或计数的技术领域。该方法包括以下步骤。S1:构建网络基本结构,该网络基本结构包括特征提取模块和编解码模块和损失函数模块;S2:通过单目3D目标检测数据集验证并调整网络基本结构,利用调整后的结构构建最终的单目3D目标检测模型;S3:重新训练S2得到的单目3D目标检测模型;S4:利用S3训练后得到的模型进行检测。本发明还可选择地利用基于深度的数据增强方式处理数据集以实现对模型的调优。本发明有效提高单目3D目标检测算法中的检测精度,同时对深度编解码的输入特征数据使用了深度转换,降低了运行延时,减少了内存的占用。
  • 一种基于transformer目标检测方法
  • [发明专利]沟槽栅极型绝缘体上硅横向绝缘栅双极晶体管器件-CN201910933319.2有效
  • 张龙;曹梦玲;祝靖;孙伟锋;陆生礼;时龙兴 - 东南大学
  • 2019-09-29 - 2023-08-04 - H01L29/06
  • 一种沟槽栅极型绝缘体上硅横向绝缘栅双极晶体管器件,具备:P型衬底上设有埋氧,埋氧上设有N型漂移区,其上设有P型体区和N型缓冲区,N型缓冲区内设有P型集电极区,P型体区内并肩设有呈方波形状的重掺杂的N型发射极区和重掺杂的P型发射区,在其两侧分别设有呈方波形状的第一纵向沟槽和第二纵向沟槽。第一纵向沟槽设有由耐压介质包裹的第一多晶硅层。对于第二纵向沟槽,在与重掺杂的P型集电极区平行的部分中填充有耐压介质包裹的第二多晶硅层,在位于由重掺杂的N型发射极区指向重掺杂的P型集电极区方向上的部分中填充有耐压介质包裹的第三多晶硅层和氧化物块体,且氧化物块体位于第三多晶硅层的上方,第二多晶硅层与第三多晶硅层连接。
  • 沟槽栅极绝缘体横向绝缘双极晶体管器件
  • [发明专利]用于卷积神经网络硬件加速器的时序弹性电路-CN201911093269.8有效
  • 刘昊;范雪梅;汪茹晋;陆生礼 - 东南大学
  • 2019-11-11 - 2023-05-16 - H03K19/0175
  • 本发明公开了一种用于卷积神经网络硬件加速器的时序弹性电路,涉及数字集成电路领域,适用于卷积神经网络硬件加速器的时序错误检测和校正。时序弹性电路包括:基于数据跳变检测的时序错误检测单元、在线校正单元和时钟控制单元,其中时序错误检测单元由13个晶体管构成,检测窗口长度可根据不同的工艺、电压、温度、老化程度条件进行调节;时序错误校正单元采用功耗较小的传统的锁存器结构,由10个晶体管构成;时钟控制单元生成时钟反向信号和检测窗口时钟信号,不检测时钟上升沿附近的数据延时,提高了电路的错误容忍度。结合卷积神经网络本身的容错性,本发明能够节省传统电路保留的过多时序裕度,且在保证数据精度的同时,降低电路的功耗。
  • 用于卷积神经网络硬件加速器时序弹性电路
  • [发明专利]一种面向宽电压的在线时序检错纠错电路-CN201911093194.3有效
  • 刘昊;范雪梅;汪茹晋;陆生礼 - 东南大学
  • 2019-11-11 - 2023-04-18 - G06N3/063
  • 本发明公开了一种面向宽电压的在线时序检错纠错电路,涉及集成电路计算、推算、计数的技术领域,包括:在线时序检错单元、在线时序纠错单元、控制信号发生单元。在线时序检错单元仅由9个CMOS晶体管构成,面积开销小,在超低电压(0.4~0.6V)下保持稳定的检错性能;在线时序纠错单元由基于传输门的数据选通触发器构成,可同时实现检测数据采集和在线时序错误纠正,结构简单,功耗开销低;控制信号发生单元仅由反相器控制系统全局时钟信号,产生检测控制信号。本发明结构简单、性能稳定,在宽电压下应用于神经网络硬件加速器,可在线实现同一周期多次时序检错和纠错,极大地提高加速器吞吐量,降低系统能耗。
  • 一种面向电压在线时序检错纠错电路
  • [发明专利]一种基于FPGA的支持通道分离卷积的神经网络加速器-CN202110100516.3有效
  • 陆生礼;苏晶晶;庞伟;刘昊 - 东南大学
  • 2021-01-26 - 2022-11-11 - G06N3/063
  • 本发明公开一种基于FPGA的支持通道分离卷积的神经网络加速器,该加速器包括:Ping‑Pong寄存器文件、可配置数据流的输出特征值行映射单元ORMU阵列、功能单元模块以及存储器接口模块等;Ping‑Pong寄存器文件从控制处理器接受配置和控制字,完成计算后发出中断信号;ORMU阵列采用可配置的片上网络将ORMU单元和缓存互联,以满足不同数据带宽需求的神经网络的计算;功能单元模块用以实现Pooling池化、Relu激活以及批量归一化BN等功能;存储器接口模块用以传输权重和特征值。本发明通过灵活的分层网状片上网络,以支持通道分离卷积(逐通道卷积和逐点卷积)、传统卷积以及全连接对数据带宽的不同需求,从而保证较高的计算单元的利用率,极大的提升了推理/计算速度。
  • 一种基于fpga支持通道分离卷积神经网络加速器

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